JPH04312Y2 - - Google Patents
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- JPH04312Y2 JPH04312Y2 JP1986027870U JP2787086U JPH04312Y2 JP H04312 Y2 JPH04312 Y2 JP H04312Y2 JP 1986027870 U JP1986027870 U JP 1986027870U JP 2787086 U JP2787086 U JP 2787086U JP H04312 Y2 JPH04312 Y2 JP H04312Y2
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- time
- correction
- counter
- circuit
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- 238000012937 correction Methods 0.000 claims description 67
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- 238000000034 method Methods 0.000 description 1
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Description
【考案の詳細な説明】
(a) 産業上の利用分野
本考案はデジタル時計の修正装置に関するもの
であり、特に修正用外部スイツチの短時間のオ
ン・オフ操作毎に時刻を1ずつ単発修正し、この
スイツチが一定時間オン操作されると時刻を早送
り修正する修正装置の改良に関するものである。[Detailed description of the invention] (a) Industrial application field The present invention relates to a correction device for a digital watch, and in particular, it corrects the time one by one each time an external correction switch is turned on and off for a short time. This invention relates to an improvement in a correction device that adjusts the time forward when the switch is turned on for a certain period of time.
(b) 従来の技術
従来のこの種の修正装置としては、実公昭60−
29243号公報に示されているものがあつた。(b) Conventional technology As a conventional correction device of this type,
There was one shown in Publication No. 29243.
この修正装置は、1個の入力キーの操作時間の
長短により1計数歩進修正と多数計数歩進修正を
行なうようにしたものである。 This correction device is configured to perform one count step correction and multiple count step correction depending on the length of operation time of one input key.
即ち、入力キーを1回ずつ操作すると時刻を単
発修正することができ、入力キーを一定時間操作
し続けると早送り修正することができるものであ
る。 That is, by operating the input keys once at a time, the time can be corrected at once, and by continuing to operate the input keys for a certain period of time, it is possible to perform fast-forward correction.
(c) 考案が解決しようとする問題点
上記従来技術においては、より早く時刻を修正
するために早送り修正が多用されるが、この場合
進め過ぎてしまつたり、合わせる時刻の手前で止
めてしまつたりすることが多かつた。(c) Problems to be solved by the invention In the above-mentioned conventional technology, fast-forward correction is often used to correct the time more quickly, but in this case, the device may advance too far or stop before the set time. I was often bored.
例えば5時に合わせるために早送り修正する場
合、表示が5時になつたのを確認してからスイツ
チをオフ操作したのではたいてい5時を過ぎて5
時1分又は2分などになつてしまい再び修正をや
り直さなければならず、また進み過ぎないように
用心しながら流れる表示を見て感で操作するとた
いてい4時58分又は59分などの5時前の時刻にな
つてしまうことが多かつた。 For example, when adjusting fast forward to adjust to 5 o'clock, if you confirm that the display has reached 5 o'clock and then turn off the switch, it will usually be past 5 o'clock.
When the time reaches 1 or 2 minutes, you have to make the correction again, and if you watch the display and operate by feeling while being careful not to advance too much, it usually shows 5 o'clock, such as 4:58 or 59. I often found myself at the previous time.
一般に、時刻修正をする場合、時報等に従つて
正時に合わせることが多く、迅速に修正しなけれ
ばならない場合が多い。 Generally, when adjusting the time, it is often the case that the time is set on the hour according to a time signal, etc., and it is often necessary to adjust the time quickly.
しかしながら、従来技術においては、上述した
ように修正がむずかしく、特に進め過ぎてしまつ
た場合には修正にかなり長い時間を要することに
なつていた。 However, in the prior art, as described above, it is difficult to make corrections, and it takes a considerable amount of time to make corrections, especially if the process has progressed too far.
(d) 問題点を解決するための手段
本考案は、正時に合わせるためにスイツチをオ
ン操作し続けて時刻を早送りし、時刻が正時前例
えばN時56分などで停止したときには、その後の
スイツチ操作により加算修正可能になり、また正
時を過ぎてN+1時1分〜4分で停止したときに
は、その後一定時間内のスイツチ操作により減算
修正可能になるように設定したものである。(d) Means for solving the problem This invention advances the time by continuously turning on the switch to set the hour on the hour, and when the time stops at 56 minutes before the hour, for example, the subsequent It is set so that addition corrections can be made by operating a switch, and when the timer stops at N+1:1 to 4 minutes after the hour, subtraction corrections can be made by operating a switch within a certain period of time.
この本考案の構成は、基準信号発生器と、前記
基準信号発生器からの信号により現時刻をカウン
トする計時回路と、前記計時回路に修正用単発信
号を供給する修正用外部スイツチと、前記修正用
外部スイツチの操作が為されたときにのみ前記基
準信号発生器からの信号をカウントする第1のカ
ウンタと、前記第1のカウンタが一定時間カウン
トしてから前記修正用外部スイツチが操作を終了
するまでの間前記修正用単発信号に代えて前記基
準信号発生器からの修正用早送り信号を前記計時
回路に供給する切換回路と、を有するデジタル時
計において、
前記計時回路は加減算可能なアツプダウンカウ
ンタを有し、前記アツブダウンカウンタにて計時
された時刻が特定時刻から一定時間経過内である
ことを検出する時刻検出回路と、前記時刻検出回
路からの検出信号が出ている間でかつ前記切換回
路から前記時計回路へ供給される信号が修正用早
送り信号から修正用単発信号に切り換わつたこと
を検出して前記アツプダウンカウンタのカウント
方向を反転させるカウント方向反転回路と、前記
カウント方向反転回路により前記アツプダウンカ
ウンタのカウント方向が切り換わつたときから前
記基準信号発生器の信号がカウント可能になり、
前記修正用外部スイツチの操作が為されなくなつ
てから一定時間経過後に前記カウント方向反転回
路を元の状態に戻す信号を出力する第2のカウン
タと、を有することを特徴とする。 The configuration of the present invention includes a reference signal generator, a timekeeping circuit that counts the current time using a signal from the reference signal generator, an external correction switch that supplies a single correction signal to the timekeeping circuit, and a correction external switch that supplies a single correction signal to the timekeeping circuit. a first counter that counts the signal from the reference signal generator only when the external switch for correction is operated; and after the first counter counts for a certain period of time, the external switch for correction ends the operation. a switching circuit that supplies a correction fast-forward signal from the reference signal generator to the timekeeping circuit in place of the correction single-shot signal until the correction is made; a time detection circuit that detects that the time measured by the up-down counter is within a certain period of time from a specific time; a count direction inversion circuit that detects that the signal supplied from the switching circuit to the clock circuit is switched from a fast-forward signal for correction to a single signal for correction, and inverts the counting direction of the up-down counter; The signal of the reference signal generator can be counted from the time when the counting direction of the up-down counter is switched by the inverting circuit,
The present invention is characterized by comprising a second counter that outputs a signal that returns the counting direction reversal circuit to its original state after a predetermined period of time has elapsed since the external correction switch was not operated.
(e) 実施例
以下図面に基づいて本考案の実施例を説明す
る。(e) Examples Examples of the present invention will be described below based on the drawings.
第1図は本考案の一実施例に係るデジタル時計
の回路構成を示す図である。 FIG. 1 is a diagram showing the circuit configuration of a digital watch according to an embodiment of the present invention.
2は高周波数信号を発生する発振器、4は高周
波数信号を適宜分周して計時信号等を出力する分
周回路である。 2 is an oscillator that generates a high frequency signal, and 4 is a frequency divider circuit that appropriately divides the high frequency signal and outputs a clock signal or the like.
8は分カウンタ10と時カウンタ12とを有す
る計時回路である。 8 is a time counting circuit having a minute counter 10 and an hour counter 12.
この分カウンタ10はアツプダウンカウンタか
らなり、オアゲート6を介して入力する計時信号
等をクロツク入力φに入力して時刻の分桁をカウ
ントするものである。 The minute counter 10 consists of an up-down counter, and counts the minute digits of the time by inputting a clock signal or the like inputted through the OR gate 6 to the clock input φ.
また、時カウンタ12はこの分カウンタ10の
出力信号を入力して時刻の時桁をカウントするも
のである。 The hour counter 12 receives the output signal of the minute counter 10 and counts the hour digits of the time.
14は計時回路8のカウント内容をコード信号
に変換するデコーダドライバ、16はデコーダド
ライバ14からの信号に従つて時刻をデジタル表
示する表示部である。 14 is a decoder driver that converts the count contents of the clock circuit 8 into a code signal, and 16 is a display section that digitally displays the time according to the signal from the decoder driver 14.
18は修正用外部スイツチ、20は分周回路4
からのクロツク信号φ1をクロツク入力φに入力
しかつ修正用外部スイツチ18からの信号A1を
インバータ22にて反転した信号をリセツト入力
Rに入力するカウンタである。24はカウンタ2
0の出力信号A2をクロツク入力φに入力しかつ
インバータ22の出力信号をリセツト入力Rに入
力するフリツプフロツプ(以下FFと略称する)、
26はFF24の出力Qからの信号A3と分周回路
4からのクロツク信号φ2を入力するアンドケー
ト、28はFF24の出力からの信号A4と修正
用外部スイツチ18からの信号A1を入力するア
ンドゲート、30はこのアンドゲート26,28
の出力信号を入力しかつ信号A7をオアゲート6
に印加するオアゲートである。 18 is an external switch for correction, 20 is a frequency dividing circuit 4
This counter inputs the clock signal φ 1 from the external correction switch 18 to the clock input φ, and inputs the signal A 1 from the external correction switch 18 inverted by the inverter 22 to the reset input R. 24 is counter 2
a flip-flop (hereinafter abbreviated as FF) which inputs the output signal A2 of 0 to the clock input φ and inputs the output signal of the inverter 22 to the reset input R;
26 is an AND gate that inputs the signal A 3 from the output Q of the FF 24 and the clock signal φ 2 from the frequency dividing circuit 4, and 28 receives the signal A 4 from the output of the FF 24 and the signal A 1 from the external correction switch 18. The input AND gate 30 is this AND gate 26, 28
Input the output signal of and input the signal A 7 to the OR gate 6
It is an OR gate that applies to .
32はFF24の出力信号A3をクロツク入力φ
に入力するFF、34はFF32の出力Qからの信
号A8を入力し信号A11を分カウンタ10のU/D
入力に印加するアンドゲートである。 32 is the clock input φ for the output signal A3 of FF24.
FF, 34 inputs signal A 8 from output Q of FF 32 and inputs signal A 11 to U/D of minute counter 10.
It is an AND gate that applies to the input.
36は分カウンタ10の出力Q0〜Q6からの信
号を入力し、信号B7をアンドゲート34に印加
する時刻検出回路である。 36 is a time detection circuit which inputs signals from the outputs Q 0 to Q 6 of the minute counter 10 and applies a signal B 7 to the AND gate 34 .
この時刻検出回路36は、分カウンタ10にて
計時された時刻が特定時刻から一定時間経過内で
あることを検出するものである。 This time detection circuit 36 detects that the time counted by the minute counter 10 is within a certain period of time from a specific time.
本実施例においては、正時より1〜4分経過し
ていることを検出するように構成されている。 This embodiment is configured to detect that 1 to 4 minutes have passed since the hour.
38はクロツク信号φ1をクロツク入力φに入
力するカウンタであり、FF32の出力からの
信号A9と修正用外部スイツチ18からの信号A1
を入力するオアゲート40の出力信号をリセツト
入力Rに入力している。 38 is a counter that inputs the clock signal φ 1 to the clock input φ, and the signal A 9 from the output of the FF 32 and the signal A 1 from the external correction switch 18 are input.
The output signal of the OR gate 40 is input to the reset input R.
このカウンタ30の出力信号A10は、FF32の
リセツト入力Rに印加されている。 The output signal A10 of this counter 30 is applied to the reset input R of the FF 32.
次に上記構成中の時刻検出回路36の構成を第
2図を用いて説明する。 Next, the configuration of the time detection circuit 36 in the above configuration will be explained using FIG. 2.
第2図に示すように、この時刻検出回路36は
ゲート回路からなるものである。 As shown in FIG. 2, this time detection circuit 36 consists of a gate circuit.
アンドゲート42は分カウンタ10の出力Q2,
Q3からの信号を反転して入力し、信号B1を出力
する。 AND gate 42 outputs the output Q 2 of minute counter 10,
The signal from Q 3 is inverted and input, and the signal B 1 is output.
アンドゲート44は分カウンタ10の出力Q0,
Q1,Q3からの信号を反転して入力し、また出力
Q2からの信号をそのまま入力して信号B2を出力
する。オアゲート46は、分カウンタ10の出力
Q0〜Q3からの信号をすべて入力し、信号B3を出
力する。 The AND gate 44 outputs the output Q 0 of the minute counter 10,
Inverts the signals from Q 1 and Q 3 , inputs them, and outputs them.
Inputs the signal from Q 2 as is and outputs signal B 2 . OR gate 46 is the output of minute counter 10.
Input all signals from Q 0 to Q 3 and output signal B 3 .
アンドゲート48は信号B1と信号B3を入力し、
信号B4を出力する。 AND gate 48 inputs signal B 1 and signal B 3 ,
Output signal B 4 .
オアゲート50は、この信号B4とB2を入力し
て信号B5を出力する。 The OR gate 50 receives the signals B4 and B2 and outputs the signal B5 .
アンドゲート52は分カウンタ10の出力Q4
〜Q6を反転して入力し、信号B6を出力する。 AND gate 52 outputs Q 4 of minute counter 10.
~Q 6 is inverted and input, and signal B 6 is output.
アンドゲート54はこの信号B6とB5を入力し、
検出信号B7を出力する。 AND gate 54 inputs these signals B 6 and B 5 ,
Outputs detection signal B7 .
次にこの時刻検出回路36の動作を第3図及び
第4図に示すタイムチヤートを用いて先に説明す
る。第3図A,Bに示すように、分カウンタ10
の出力信号は、出力Q0〜Q3が1分桁を表わし、
出力Q4〜Q6が10分桁を表わしている。 Next, the operation of this time detection circuit 36 will be explained first using the time charts shown in FIGS. 3 and 4. As shown in FIGS. 3A and 3B, the minute counter 10
In the output signal, outputs Q 0 to Q 3 represent the 1-minute digit,
Outputs Q 4 to Q 6 represent 10 minute digits.
従つて、この出力Q0〜Q3を入力するアンドゲ
ート42,44とオアゲート46及びアンドゲー
ト48とオアゲート50は、毎1〜4分を検出
し、出力Q4〜Q6を入力するインドゲート52は
毎00分を検出するように設定されている。 Therefore, the AND gates 42 and 44, the OR gate 46, the AND gate 48, and the OR gate 50, which input the outputs Q0 to Q3 , detect every 1 to 4 minutes, and input the outputs Q4 to Q6 . 52 is set to detect every 00 minutes.
即ち、第4図に示すように、アンドゲート42
は出力Q2,Q3がLレベルになる0〜3分のとき
に開状態となりその出力信号B1をHレベルにし、
オアゲート46は出力Q0〜Q3がすべてLレベル
になる0分のときのみその出力信号B3をLレベ
ルにする。 That is, as shown in FIG.
becomes open when the outputs Q 2 and Q 3 reach the L level from 0 to 3 minutes, and the output signal B 1 becomes the H level,
The OR gate 46 sets its output signal B3 to the L level only at 0 minutes when all the outputs Q0 to Q3 are at the L level.
従つて、この信号B1,B3を入力するアンドゲ
ート48の出力信号B4は1〜3分のときにHレ
ベルになる。 Therefore, the output signal B 4 of the AND gate 48 to which the signals B 1 and B 3 are input becomes H level in 1 to 3 minutes.
また、アンドゲート44は、出力Q0,Q1,Q3
がLレベル出力Q2のみがHレベルになる4分の
ときに開状態となり、その出力信号B2をHレベ
ルにする。 Moreover, the AND gate 44 outputs Q 0 , Q 1 , Q 3
When only the L level output Q 2 becomes H level, it becomes open and its output signal B 2 becomes H level.
このため、1〜3分のときにHレベルになる信
号B4とこの4分のときにのみHレベルになる信
号B2を入力するオアゲート50の出力信号B5は
毎1〜4分のときにHレベルになる。 Therefore, the output signal B5 of the OR gate 50 which inputs the signal B4 which becomes H level from 1 to 3 minutes and the signal B2 which becomes H level only from this 4 minutes is output from every 1 to 4 minutes. becomes H level.
一方、アンドゲート52は出力Q4〜Q6がすべ
てLレベルになる00分のときにのみ開状態とな
り、その出力信号B6をHレベルにする。 On the other hand, the AND gate 52 is opened only at 00 minutes when all the outputs Q 4 to Q 6 are at the L level, and the output signal B 6 is set at the H level.
従つて、この信号B6と信号B5を入力するアン
ドゲート54の出力信号B7は、10分桁が0で1
分桁が1〜4のとき、即ちN時01〜04分のときに
のみHレベルになる。 Therefore, the output signal B7 of the AND gate 54 which inputs this signal B6 and signal B5 is 1 with 0 in the 10th minute digit.
It becomes H level only when the minute digit is from 1 to 4, that is, from 01 to 04 minutes of N o'clock.
このように時刻検出回路36の出力信号B7は
正時を01〜04分過ぎたこの間だけHレベルになる
ように設定されている。 In this way, the output signal B7 of the time detection circuit 36 is set to be at the H level only during the period from 01 to 04 minutes past the hour.
次に、第1図に示す回路の動作を第5図及び第
6図に示すタイムチヤートを用いて説明する。 Next, the operation of the circuit shown in FIG. 1 will be explained using time charts shown in FIGS. 5 and 6.
初期状態において、カウンタ20,38及び
FF24,32はすべてリセツト状態になつてい
る。 In the initial state, counters 20, 38 and
FFs 24 and 32 are all in a reset state.
また、計時回路8は、通常オアゲート6を介し
て入力する計時信号をカウントし、そのカウント
内容がデコーダドライバ14を介して表示部16
に時刻として表示されている。 Further, the clock circuit 8 usually counts the clock signal inputted via the OR gate 6, and the count contents are displayed on the display section 16 via the decoder driver 14.
is displayed as the time.
この計時回路8内の分カウンタ10は、その
U/D入力に入力する信号A11がLレベルのとき
にアツプカウントし、また信号A11がHレベルの
ときにダウンカウントするように構成されてい
る。通常FF32のQ出力はLレベルであり、ア
ンドゲート34は閉状態に保たれているので、信
号A11はLレベルになつている。 The minute counter 10 in this timekeeping circuit 8 is configured to count up when the signal A 11 input to its U/D input is at the L level, and to count down when the signal A 11 is at the H level. There is. Normally, the Q output of the FF 32 is at the L level, and the AND gate 34 is kept closed, so the signal A11 is at the L level.
従つて、この分カウンタ10はクロツク入力φ
に入力する信号をアツプカウントする状態になつ
ている。 Therefore, the counter 10 receives the clock input φ
It is in the state of up-counting the signal input to the.
時刻を単発修正するには、修正用外部スイツチ
18を短時間にオン・オフ操作すれば良いもので
あり、この操作に応じて信号A1にはパルスが発
生し、通常開状態にあるアンドゲート28及びオ
アゲート30,6を介して分カウンタ10のクロ
ツク入力φに印加される。 To make a single correction of the time, it is sufficient to turn on and off the external correction switch 18 in a short period of time. In response to this operation, a pulse is generated in the signal A1 , and the AND gate, which is normally open, is activated. 28 and OR gates 30,6 to the clock input .phi. of the minute counter 10.
これにより、分カウンタ10はそのカウント内
容をアツプカウントして修正される。 As a result, the minute counter 10 is corrected by up-counting its count contents.
第5図に示すように、修正用外部スイツチ18
を一定時間以上オン操作すると、このオン操作し
ている間カウンタ20はインバータ22の出力信
号がLレベルになるためリセツト解除されて作動
する。そして、このカウンタ20は、一定時間カ
ウントするとその出力信号A2にパルスを出力す
る。 As shown in FIG. 5, the external correction switch 18
When the counter 20 is turned on for a certain period of time or more, the output signal of the inverter 22 becomes L level, so that the counter 20 is reset and starts operating. The counter 20 outputs a pulse to its output signal A2 after counting for a certain period of time.
この信号A2に発生したパルスはFF24のクロ
ツク入力φに印加され、このFF24はこの入力
パルスの立ち下がりに同期して出力信号A3をH
レベル、出力信号A4をLレベルに切り換える。
このため、アンドゲート28に代わつてアンドゲ
ート26が開状態になり、分周回路4からのクロ
ツク信号φ2をその出力信号A5に発生させる。こ
の信号A5は、オアゲート30を介して信号A7に
発生し、さらにオアゲート6を介して分カウンタ
10に印加される。 The pulse generated in this signal A 2 is applied to the clock input φ of the FF 24, and this FF 24 changes the output signal A 3 to a high level in synchronization with the falling edge of this input pulse.
level, switch output signal A4 to L level.
Therefore, the AND gate 26 instead of the AND gate 28 is opened, and the clock signal φ 2 from the frequency dividing circuit 4 is generated as its output signal A 5 . This signal A 5 is generated via an OR gate 30 into a signal A 7 which is further applied via an OR gate 6 to the minute counter 10 .
この結果、分カウンタ10は早送り修正される
ことになる。 As a result, the minute counter 10 is subject to fast-forward correction.
この早送り修正は、修正用外部スイツチ18を
オン状態に保つている間継続され、この修正用外
部スイツチ18をオフ状態にすると停止する。即
ち、修正用外部スイツチ18をオフ状態にする
と、インバータ22の出力信号がHレベルになり
FF24がリセツトされ、その出力信号A3がLレ
ベル、信号A4がHレベルになる。 This fast-forward correction continues as long as the external correction switch 18 is kept on, and stops when the external correction switch 18 is turned off. That is, when the external correction switch 18 is turned off, the output signal of the inverter 22 becomes H level.
The FF 24 is reset, and its output signal A 3 becomes L level and signal A 4 becomes H level.
このため、アンドゲート26は閉状態になり、
信号A5,A7にクロツク信号φ2は発生せず、分カ
ウンタ10の早送り修正も停止する。 Therefore, the AND gate 26 is closed,
The clock signal φ 2 is not generated on the signals A 5 and A 7 and the fast forward correction of the minute counter 10 is also stopped.
このように、早送り修正中に修正用外部スイツ
チ18がオフ状態になり、FF24がリセツトさ
れて信号A3がLレベルになると、この信号A3の
立ち下がりに同期してFF32の出力信号A8がH
レベル、出力信号A9がLレベルに切り換わる。
この信号A8がHレベルになると、アンドゲート
34は開状態になる。 In this way, when the external correction switch 18 is turned off during fast-forward correction, and the FF 24 is reset and the signal A 3 becomes L level, the output signal A 8 of the FF 32 is changed in synchronization with the fall of the signal A 3 . is H
level, output signal A9 switches to L level.
When this signal A8 becomes H level, the AND gate 34 becomes open.
このときに正時(例えば5時)に合わせようと
したのに実際には修正した時刻が5時02分になつ
てしまつていると、前述したように時刻検出回路
36が正時を1〜4分過ぎていることを検出して
その出力信号B7をHレベルにしている。 At this time, if you try to set the hour to the hour (for example, 5 o'clock) but the corrected time is actually 5:02, the time detection circuit 36 will set the hour to 1 to 2, as described above. It detects that 4 minutes have passed and sets its output signal B7 to H level.
従つて、アンドゲート34の出力信号A11は信
号A8がHレベルになるとHレベルになり、分カ
ウンタ10をダウンカウント状態にする。 Therefore, the output signal A11 of the AND gate 34 becomes H level when the signal A8 becomes H level, causing the minute counter 10 to count down.
このときに、修正用外部スイツチ18を2回単
発操作すると、すでに開状態になつているアンド
ゲート28及びオアゲート30,6を介して信号
A1に発生したパルスが分カウンタ10に印加さ
れ、そのカウント値をダウンカウントさせて5時
00分にもどすことができる。 At this time, when the external correction switch 18 is operated twice, a signal is sent through the AND gate 28 and OR gates 30 and 6, which are already open.
The pulse generated at A 1 is applied to the minute counter 10, and the count value is counted down until 5 o'clock.
You can go back to 00 minutes.
尚、修正用外部スイツチ18を2回操作すると
時刻が5時00分に修正されるが、このときに時刻
検出回路36は時刻が01〜04分の範囲外になつた
ことを検出し、出力信号B7をLレベルにする。
従つて、アンドゲート34の出力信号A11もLレ
ベルになり、分カウンタ10は再びアツプカウン
ト状態にもどる。 If the external correction switch 18 is operated twice, the time is corrected to 5:00, but at this time the time detection circuit 36 detects that the time is outside the range of 01 to 04 minutes and outputs Set signal B7 to L level.
Therefore, the output signal A11 of the AND gate 34 also becomes L level, and the minute counter 10 returns to the up-counting state again.
一方、FF32の出力信号A9がLレベルになる
と、カウンタ38のリセツト状態は解除され、作
動する。 On the other hand, when the output signal A9 of the FF 32 becomes L level, the reset state of the counter 38 is released and the counter 38 is activated.
このカウンタ38は、第5図に示すように、修
正用外部スイツチ18を操作する度に信号A1に
発生するパルスをオアゲート40を介してリセツ
ト入力Rに入力しているので、信号A9がLレベ
ルになりかつ修正用外部スイツチ18の最後の操
作から一定時間カウントするとカウントアツプし
てその出力信号A10にパルスを発生する。 As shown in FIG. 5, this counter 38 inputs the pulse generated in the signal A1 every time the external correction switch 18 is operated to the reset input R via the OR gate 40, so that the signal A9 is When it reaches the L level and a certain period of time has been counted since the last operation of the external correction switch 18, the count is increased and a pulse is generated in the output signal A10 .
この信号A10に発生したパルスによりFF32は
リセツトされ、その出力信号A8,A9はもとのL,
Hレベルにそれぞれ切り換わる。 The FF32 is reset by the pulse generated in this signal A10 , and its output signals A8 and A9 are returned to the original L,
They each switch to H level.
従つて、アンドゲート34は閉状態になり、修
正時以外に信号A11がHレベルになることはな
く、またその後の修正用外部スイツチ18の単発
操作に応答して分カウンタ10はアツプカウント
する状態にもどる。 Therefore, the AND gate 34 is closed, the signal A 11 does not go to H level except during correction, and the minute counter 10 counts up in response to the subsequent single operation of the external correction switch 18. Return to state.
また、早送り修正により5時に合わせようとし
て4時58分のところで停止させてしまつた場合に
は、第6図に示すように、時刻検出回路36の出
力信号B7はLレベルのままであるため、アンド
ゲート34の出力信号A11がHレベルになること
はない。 In addition, if you try to set the time to 5 o'clock by fast forward correction but stop at 4:58, the output signal B7 of the time detection circuit 36 will remain at the L level as shown in Fig. 6. , the output signal A11 of the AND gate 34 never becomes H level.
従つて、その後修正用外部スイツチ18を2回
単発操作すると、分カウンタ10はその修正用単
発信号をアツプカウントし、5時00分に修正する
ことができる。 Therefore, when the external correction switch 18 is operated once twice, the minute counter 10 increments the single correction signal and can make the correction to 5:00.
このように本実施例においては、早送り修正に
て正時に合わせるときに、時刻を進め過ぎて正時
を過ぎてしまつても一定時間内であれば時刻をも
どすことができるものであり、特に誤操作を防ぐ
ためにこの場合以外の修正時には常に修正信号に
より時刻を進めるように構成したものである。 In this way, in this embodiment, when setting the hour using fast forward correction, even if the time is advanced too far and it is past the hour, the time can be set back within a certain period of time. In order to prevent this, the clock is configured so that the time is always advanced by a correction signal when corrections are made other than in this case.
(f) 考案の効果
本考案によれば、時刻修正時、特に正時に時刻
を合わせる場合に、時報に合わせて素早く時刻を
修正することができる。(f) Effects of the invention According to the invention, when adjusting the time, especially when setting the time on the hour, the time can be quickly adjusted in accordance with the time signal.
第1図は本考案の一実施例に係るデジタル時計
の回路構成を示す図、第2図は第1図に示す時刻
検出回路の回路構成を示す図、第3図乃至第6図
はタイムチヤートである。
2……発振器、4……分周回路、8……計時回
路、10……分カウンタ、12……時カウンタ、
18……修正用外部スイツチ、20,38……カ
ウンタ、24,32……フリツプフロツプ。
FIG. 1 is a diagram showing the circuit configuration of a digital clock according to an embodiment of the present invention, FIG. 2 is a diagram showing the circuit configuration of the time detection circuit shown in FIG. 1, and FIGS. 3 to 6 are time charts. It is. 2... Oscillator, 4... Frequency dividing circuit, 8... Timing circuit, 10... Minute counter, 12... Hour counter,
18... External switch for correction, 20, 38... Counter, 24, 32... Flip-flop.
Claims (1)
カウントする時計回路と、 前記時計回路に修正用単発信号を供給する修正
用外部スイツチと、 前記修正用外部スイツチの操作が為されたとき
にのみ前記基準信号発生器からの信号をカウント
する第1のカウンタと、 前記第1のカウンタが一定時間カウントしてか
ら前記修正用外部スイツチが操作を終了するまで
の間前記修正用単発信号に代えて前記基準信号発
生器からの修正用早送り信号を前記計時回路に供
給する切換回路と、 を有するデジタル時計において、 前記計時回路は加減算可能なアツプダウンカウ
ンタを有し、 前記アツプダウンカウンタにて計時された時刻
が特定時刻から一定時間経過内であることを検出
する時刻検出回路と、 前記時刻検出回路からの検出信号が出ている間
でかつ前記切換回路から前記計時回路へ供給され
る信号が修正用早送り信号から修正用単発信号に
切り換わつたことを検出して前記アツプタウンカ
ウンタのカウント方向を反転させるカウント方向
反転回路と、 前記カウント方向反転回路により前記アツプダ
ウンカウンタのカウント方向が切り換わつたとき
から前記基準信号発生器の信号がカウント可能に
なり、前記修正用外部スイツチの操作が為されな
くなつてから一定時間経過後に前記カウント方向
反転回路を元の状態に戻す信号を出力する第2の
カウンタと、 を有することを特徴とするデジタル時計の修正装
置。[Claims for Utility Model Registration] A reference signal generator; a clock circuit that counts the current time using a signal from the reference signal generator; an external correction switch that supplies a single correction signal to the clock circuit; a first counter that counts the signal from the reference signal generator only when the external correction switch is operated; and a first counter that counts the signal from the reference signal generator only when the external correction switch is operated; a switching circuit that supplies a correction fast-forward signal from the reference signal generator to the timekeeping circuit in place of the correction single-shot signal until the end of the correction; a time detection circuit having a counter and detecting that the time measured by the up-down counter is within a certain period of time from a specific time; a count direction inversion circuit that detects that the signal supplied from the switching circuit to the timekeeping circuit is switched from a fast-forward correction signal to a single-shot correction signal and inverts the counting direction of the uptown counter; and the counting direction. The signal of the reference signal generator can be counted from the time when the counting direction of the up-down counter is switched by the inverting circuit, and the counting starts after a certain period of time has elapsed since the external correction switch was not operated. A correction device for a digital timepiece, comprising: a second counter that outputs a signal for returning a direction reversal circuit to its original state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986027870U JPH04312Y2 (en) | 1986-02-27 | 1986-02-27 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986027870U JPH04312Y2 (en) | 1986-02-27 | 1986-02-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62140483U JPS62140483U (en) | 1987-09-04 |
JPH04312Y2 true JPH04312Y2 (en) | 1992-01-07 |
Family
ID=30830305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1986027870U Expired JPH04312Y2 (en) | 1986-02-27 | 1986-02-27 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04312Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000286978A (en) * | 1999-03-30 | 2000-10-13 | Aiphone Co Ltd | Communication system for multiple dwelling house |
-
1986
- 1986-02-27 JP JP1986027870U patent/JPH04312Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS62140483U (en) | 1987-09-04 |
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