JPS62174967A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62174967A JPS62174967A JP61015616A JP1561686A JPS62174967A JP S62174967 A JPS62174967 A JP S62174967A JP 61015616 A JP61015616 A JP 61015616A JP 1561686 A JP1561686 A JP 1561686A JP S62174967 A JPS62174967 A JP S62174967A
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- Japan
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- electrode
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- semiconductor substrate
- polycrystalline semiconductor
- semiconductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 15
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、多結晶Ｓｉ電極を単結晶素′子形成領域の側
壁より引出す構造のトランジスタ（以下Ｓ ＩＣＯ５と
呼ぶ）に係り、特にＭＯＳ Ｄ−ＲＡＭに用いた場合
セル面積を増さずに、情報保持用容量を増すのに好適な
半導体装置に関する。
壁より引出す構造のトランジスタ（以下Ｓ ＩＣＯ５と
呼ぶ）に係り、特にＭＯＳ Ｄ−ＲＡＭに用いた場合
セル面積を増さずに、情報保持用容量を増すのに好適な
半導体装置に関する。
平面寸法を増さずに容量を増す構造としては、半導体基
板に溝を掘る構造たとえば、特開昭５１−１３０１７８
などに提案されている。これは、単結晶Ｓｉに狭い溝を
形成するため、結晶欠陥の問題、またα線により電荷が
発生する半導体基板の中に幅の狭い溝が存在するため電
荷を集めソフトエラーを起こしやすいなどの問題がある
。また半導体基板の上で縦方向の寸法を増して容量を増
す構造としては、３次元積み上げ形キャパシタが知られ
ている。これはゲートの上に、ソース電極を積み上げて
、湾曲により容量を増加させるが、素子の平坦性を悪く
するため、段差をあまり多くとれない。
板に溝を掘る構造たとえば、特開昭５１−１３０１７８
などに提案されている。これは、単結晶Ｓｉに狭い溝を
形成するため、結晶欠陥の問題、またα線により電荷が
発生する半導体基板の中に幅の狭い溝が存在するため電
荷を集めソフトエラーを起こしやすいなどの問題がある
。また半導体基板の上で縦方向の寸法を増して容量を増
す構造としては、３次元積み上げ形キャパシタが知られ
ている。これはゲートの上に、ソース電極を積み上げて
、湾曲により容量を増加させるが、素子の平坦性を悪く
するため、段差をあまり多くとれない。
（発明の目的）
本発明の目的は上記従来の問題を解決し記憶容量が大き
く、かつ耐α線強度の大きい半導体装置を提供すること
である。
く、かつ耐α線強度の大きい半導体装置を提供すること
である。
上記目的を達成するため、本発明は５ＩＣＯ８構造にお
いて素子形成領域と素子分離領域の半導体基板の縦方向
の高さの差を利用し、この段差上に素子より引出した電
極を１置き、基板間との対向面積もしくは、この電極上
に存在する別のｍ極間との対向面積を増すことにより、
平面寸法を増さずに情報保持用容−ｌを増し耐α線強度
の高いメモリセルを形成するものである。
いて素子形成領域と素子分離領域の半導体基板の縦方向
の高さの差を利用し、この段差上に素子より引出した電
極を１置き、基板間との対向面積もしくは、この電極上
に存在する別のｍ極間との対向面積を増すことにより、
平面寸法を増さずに情報保持用容−ｌを増し耐α線強度
の高いメモリセルを形成するものである。
平面寸法を増さずに情報保持用容量を増す必要性から、
３次元的に容量の面積を増す技術が考えられる。上記従
来技術の問題点を考慮し、電極を上方向に積み上げかつ
、平坦性をさほど悪くさせない構造として、５ＴＣＯ３
構造の応用を考えた。つまり５ＩＣＯ３は、素子の側壁
より引出した多結晶Ｓｉ電極を、素子分離溝内に存在さ
せる構造であり、この構造を利用し一段高い素子形成領
域に電極を積み上げることができる。また段差電極の一
部が、素子分離溝内に存在するため、素子の平坦性を悪
くする部分は、溝の上に突き出た電極部分だけであるの
で、素子上に電極を積み上げる技術より平坦性がよい。
３次元的に容量の面積を増す技術が考えられる。上記従
来技術の問題点を考慮し、電極を上方向に積み上げかつ
、平坦性をさほど悪くさせない構造として、５ＴＣＯ３
構造の応用を考えた。つまり５ＩＣＯ３は、素子の側壁
より引出した多結晶Ｓｉ電極を、素子分離溝内に存在さ
せる構造であり、この構造を利用し一段高い素子形成領
域に電極を積み上げることができる。また段差電極の一
部が、素子分離溝内に存在するため、素子の平坦性を悪
くする部分は、溝の上に突き出た電極部分だけであるの
で、素子上に電極を積み上げる技術より平坦性がよい。
以下本発明を、ＭＯＳ −Ｄ−ＲＡＭに応用した一実施
例を、その製造工程順に第１図〜第３図の断面構造図に
より説明する。
例を、その製造工程順に第１図〜第３図の断面構造図に
より説明する。
まず第１導伝型半導体基板１の素子分離領域２をエツチ
ングして素子分離溝を形成した後、素子形成領域３以外
の領域に酸化膜４を形成した（第１図）。
ングして素子分離溝を形成した後、素子形成領域３以外
の領域に酸化膜４を形成した（第１図）。
次に、多結晶半導体５を全面に形成し、不要な部分の多
結晶半導体５をエツチングした後、酸化膜６を形成した
（第２図）。
結晶半導体５をエツチングした後、酸化膜６を形成した
（第２図）。
多結晶半導体電極５に接続する第２導伝型不純物拡散層
７を形成し、ゲート電極８．ドレイン電極９を形成した
。容量を形成する領域１０に薄い誘電体１１．ソース電
極１２を形成し、メモリセルを完成した（第３図）。
７を形成し、ゲート電極８．ドレイン電極９を形成した
。容量を形成する領域１０に薄い誘電体１１．ソース電
極１２を形成し、メモリセルを完成した（第３図）。
本実施例によれば、多結晶半導体電極５と、ソース電極
１２の対向面積が、平面寸法より大きいためにセルサイ
ズを増さずに容量を増せる。また、多結晶半導体電極５
の一部が素子分離溝内に存在するため、段差が少なく素
子の平坦性をよくできる効果がある。
１２の対向面積が、平面寸法より大きいためにセルサイ
ズを増さずに容量を増せる。また、多結晶半導体電極５
の一部が素子分離溝内に存在するため、段差が少なく素
子の平坦性をよくできる効果がある。
第４図に示した他の実施例では、多結晶半導体電極５の
下に、薄い誘電体１３を形成することにより、更にメモ
リセル容量を増しかつ段差を減らすことが可能となる。
下に、薄い誘電体１３を形成することにより、更にメモ
リセル容量を増しかつ段差を減らすことが可能となる。
また本実施例のメモリセルを１ノイアウトした実施例を
、第５１Ａの平面図に示した。
、第５１Ａの平面図に示した。
この実施例では、素子形成領域１４と電極積み上げ領域
１５が、同じ半導体基板突起領域１６上に交互に存在し
ており、素子形成領域１４と積み上げ領域１５を別の基
板突起領域に形成する必要がないため、セルサイズを小
さくできる。
１５が、同じ半導体基板突起領域１６上に交互に存在し
ており、素子形成領域１４と積み上げ領域１５を別の基
板突起領域に形成する必要がないため、セルサイズを小
さくできる。
上記実施例は、いずれもＭＯＳ−Ｄ−ＲＡＭの情報保持
用容量に本発明を適用した例であるが、その他にもバイ
ポーラメモリなどやその目的としてスピードアップ容量
などへの適用も可能である。
用容量に本発明を適用した例であるが、その他にもバイ
ポーラメモリなどやその目的としてスピードアップ容量
などへの適用も可能である。
〔発明の効果〕 ゛
上記説明から明らかなように、本発明によれば下記効果
を秦することができる。
を秦することができる。
１、電極を積み上げることにより、平面寸法を増さずに
容量を増せる。積み上げる高さと、容量の平面寸法の周
辺長との積できまる面積の容量増加が可能である。
容量を増せる。積み上げる高さと、容量の平面寸法の周
辺長との積できまる面積の容量増加が可能である。
２、積み上げた電極の一部が、素子分離溝内に存在する
ので、段差を、電極積み上げ高さより、溝に埋没してい
る分だけ低くできる効果がある。
ので、段差を、電極積み上げ高さより、溝に埋没してい
る分だけ低くできる効果がある。
３、電極積み上げ用の段差は、素子分離溝を利用するた
め、段差形成のための工程を省略できる。
め、段差形成のための工程を省略できる。
【図面の簡単な説明】
第１乃至第３図は本発明の一実施例を示す工程図、第４
図および第５図は本発明の他の実施例を示す断面図およ
び平面図である。 １・・・第１導伝型半導体基板、２・・・素子分離領域
、３・・・素子形成領域、４・・・酸化膜、５・・・多
結晶半導体電極、”′６・・・酸化膜、７・・・第２導
伝型不純物拡散層、８・・・ゲート電極、９・・・ドレ
イン電極、１０容量形成領域、１１・・・誘電体、１２
・・・ソース電１３・・・誘電体、１４・・・素子形成
領域、１５・・・多品半導体電極積み上げ領域、１６・
・・半導体基板起領域、１７・・・多結晶半導体エツチ
ングマスクターン、１８・・・半導体基板エツチングマ
スクパーン。
図および第５図は本発明の他の実施例を示す断面図およ
び平面図である。 １・・・第１導伝型半導体基板、２・・・素子分離領域
、３・・・素子形成領域、４・・・酸化膜、５・・・多
結晶半導体電極、”′６・・・酸化膜、７・・・第２導
伝型不純物拡散層、８・・・ゲート電極、９・・・ドレ
イン電極、１０容量形成領域、１１・・・誘電体、１２
・・・ソース電１３・・・誘電体、１４・・・素子形成
領域、１５・・・多品半導体電極積み上げ領域、１６・
・・半導体基板起領域、１７・・・多結晶半導体エツチ
ングマスクターン、１８・・・半導体基板エツチングマ
スクパーン。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の素子形成領域が、素子分離領域に比べ
縦構造が高く、上記素子形成領域より引出された電極が
、上記素子形成領域と素子分離領域の両領域にまたがつ
て存在し、上記電極が立体構造を有することを特徴とす
る半導体装置。 ２、半導体基板上に第１、第２素子形成領域が素子分離
溝領域を介して存在し、第１素子形成領域内に素子を形
成し、多結晶半導体よりなる第１電極を上記素子の側壁
より引出し、第１電極が上記素子分離溝領域と第２素子
形成領域の両領域にまたがつて存在し、更には第１電極
に誘電体をはさんで対向する第２電極が存在することを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015616A JPS62174967A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015616A JPS62174967A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62174967A true JPS62174967A (ja) | 1987-07-31 |
Family
ID=11893638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61015616A Pending JPS62174967A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011042665A1 (fr) | 2009-10-08 | 2011-04-14 | Arkema France | Module photovoltaïque |
| WO2014122392A1 (fr) | 2013-02-06 | 2014-08-14 | Arkema France | Utilisation d'une composition polymerique fluide pour l'encapsulation de modules photovoltaïques |
-
1986
- 1986-01-29 JP JP61015616A patent/JPS62174967A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011042665A1 (fr) | 2009-10-08 | 2011-04-14 | Arkema France | Module photovoltaïque |
| WO2014122392A1 (fr) | 2013-02-06 | 2014-08-14 | Arkema France | Utilisation d'une composition polymerique fluide pour l'encapsulation de modules photovoltaïques |
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