JPS63127490A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体メモリ装置、更に具体的に云えば、ダ
イナミック読取／書込みメモリ装置に対する改良された
セル・アレー構造に関する。

の　　　冒び　「Ｉへ 一般的にダイナミックＭｏ５ｉ取／書込みメモリ装置は
米国特許第４．０８１．７０１号（１６にのダイナミッ
クＲＡＭ）又は同第４，２３９゜９９３号（６４にのダ
イナミック　ＲＡＭ）（何れの特許もテキサス・インス
ツルメンツ社に譲渡されている）に記載される様に構成
されている。

写真製版及び半導体処理の改良により、２５６にのＤＲ
ＡＭが可能になり、これが現在利用出来る様になったし
、更に現在開発中の１メガビツトのＤＲＡＭも可能にな
っている。これらの全ての装置はトランジスタ１個の記
憶セルを用いており、データがキャパシタに記憶される
。密度が更に高い装置では、セルが一層小さくなると共
にビット線が一層長くなり、ビット線あたりのセル数が
多くなるので、記憶された電荷を検出するのが一層困難
になる。比が約１／３０又は１／４０より小さくなる時
、差動センスアンプによって信頼性のある信号を検出す
ることが出来ない。この比は１／２０程度又はそれ未満
であることが好ましい。

米国特許第４，０８１，７０１号及び同第４゜２３９．
９９３号の「開放形」のビット線の配置の代りに、所定
のセンスアンプに対する２木のビット線をチップの面上
で互いに隣接する様に折返すことが出来る。こうすると
、例えばアルファ粒子等によって基板に導入された局部
的な雑音が両方のビット線に同等に結合され、その為セ
ンスアンプに対する差入力に影響しない。然し、成るセ
ルの配置では、この折返しビット線形式は、センスアン
プの片側にある行線の数の２倍に合せてビット線を一層
良くしなければならないので、記憶キャパシタとビット
線の間の静電容量の比にとって有害であることがある。

即ち、セルの最適の幅及び長さが、セルが開放ビット線
形式のビット線及び打線のピッチの中にぴったりとはま
る様になっている場合、折返し形式では、同じセルがビ
ット線を一層長くするので、ビット線と交差する行線を
２倍にしなければならないから、静電容量が一層大きく
なる。

問題点を解決する為の手段及び作用 この発明の主な目的は、高密度のダイナミックＲＡＭ装
置、特にトランジスタ１個のセルを用いたＭＯ８装置に
対する改良されたビット線及びセル・アレー構造を提供
することである。別の目的は、記憶静電容量とビット線
の静電容ａとの比が最大になる様な高密度のダイナミッ
クＲＡＭを提供することである。別の目的は、記憶静電
容量とビット線の静電容量との比が最大である様な高密
度のダイナミックＲＡＭを提供することである。

この発明の１実施例では、半導体ダイミック読取／書込
みメモリ装置がトランジスタ１個のメモリ・セルの行及
び列から成るアレーを持ち、セルの各列に対して差動セ
ンスアンプが設けられる。

センスアンプが折返しビット線形式でその入力から伸び
る１対の平衡ビット線を持っている。メモリ・セルはビ
ット線に直接的に接続せず、その代りにビット線セグメ
ントに結合する。しかも、セグメントは半導体本体表面
に高濃度にドープされた＃４域によって形成し、ビット
ラインは、上記表面上に絶縁コーティングを介して導線
によって形成されている。ビット線自体が基板に対して
静電容量が一層小さい為に、記憶静電容量と実効的なビ
ット線の静電容量との比が増加する。更に、メモリ・セ
ルはまず高濃度にドープされたセグメントに結合され、
次いでセグメントが、導線であるビット線に接続される
から、金属シリコン間接点の数を極めて少なくすること
ができる。更に、１つずつ互い違いにする代りに、２つ
のビット線に接続すべきセルに対するワード線が群に分
かれており、各々のセグメント線に対して１つの群があ
る。群が互い違いになっている。セグメント線とビット
線を組合Ｕた静電容量は、１対１の互い違いの配置に較
べて、記憶静電容量に対する比が更に好ましいものにな
る。

この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。

実施例 第１図には、この発明に従って構成されたセンスアンプ
を使うことの出来る半導体読取／書込みメモリ・チップ
の１例のブロック図が示されている。この装置は所謂１
メガビツト規模であり、行及び列から成るアレー内に２
２０個又は１，０４８゜５７６個のメモリ・セルを持っ
ている。アレーは４つの同様１７）７Ｄ’／り１０ａ、
１０ｂ、１０ｃ。

１０ｄに区切られており、各々のブロックが２６２．１
４４個のセルを持っている。各ブ［１ツク内には５１２
個の行線があり、全ての行線が行デコーダ１１ａ又は１
１ｂに接続されている。各々の行デコーダ１１ａ又は１
１ｂが、アドレス入力ピン１２から行アドレス・ラッチ
１３及び１１４を介して、１０ビツトの行アドレスの内
の９ビットを受取る。１０ビツトの列アドレスも時間的
に多重化した形で入力ピン１２に印加され、この列アド
レスがバッファ１５に結合される。８個のデータＩ１０
線１６がアレーの中心に配置されており、この８個の内
の１つが、８者択１選択器１７により、データの入力又
は出力の為に選択される。この選択器１７からの１木の
１／（１１がバッファを介してデータ入力ピン１８及び
データ出力ビン１９に接続される。選択器１７が列アド
レス・バッファ１５から線２０を介して列アドレスの内
の３ビツトを受取る。８本の線１６の内の２本が、バッ
ファ１５から線２５を介して送られる列アドレスの内の
４ビツトを使って、各々のブロック１０ａ、１０ｂ、１
０ｃ、１０ｄｋ：夫々１Ｍされる。

各ブロックにある５１２個のセンスアンプ２６の各々１
つがアレーの１つの列に接続される。各列は２つの列線
半分又は「ビット線」から成り、８各のビット線がこの
発明に従って、多数のピット線セグメントに選択的に結
合される。各々のバッファ２４が２つの列の内の一方に
結合される。この選択は、バッファ１３から線２７を介
して来る行アドレスの内の１つのビットに基づく。

メモリ装置が入力ビン２８から行アドレス・ストローブ
信号ＲＡＳを受取ると共に、入力ビン２９から列アドレ
ス・ストローブ信号ＣＡＳを受取る。読取又は書込み動
作の選択は、入力ピン３０のＲ／Ｗ制御信号によって行
なわれる。クロック発生器及び制御回路３１が、必要な
全ての内部クロック及び制御信号を発生する。

アレーの各ブロックは２行のダミー・セル３２を持って
おり、これらが前掲米国特許第４，２９３．９９３］１
．を同第４．０８１．７０１号に記載されている様に、
通常の方法でビット線に選択的に結合される。

第１図の部分を示した第２図について説明すると、Ｉ１
０線１６、第１及び第２レベルの中間出力バッファ２２
．２４及びセンスアンプ２６が、ブロック１０ａ乃至１
０ｄの内の１つの一部分に対して更に詳しく示されてい
る。所定のブロック内では、１６個の中間出力バッファ
２２があり、この図では２２−１・・・２２−１６と記
されている。

バッファ２２−１乃至２２−８が、このブロックに対す
る１つの線１６に関連した８個の１群に入っており、バ
ッファ２２−９乃至２２−１６が、線２１によって、こ
のブロックに対する他方の線１６に接続された８個の別
の１群に入っている。

バッファ２２−１・・・２２−１６の夫々１つに対し、
１６個−組のバッファ２４がある。これらの組は２４−
１乃至２４−１６と記しである。（各組に１６個ある。

）１６個のバッファ２４の各組に対し、３２個のセンス
アンプ２６の群が設けられており、各々のセンスアンプ
２６が２つのビット線３３に接続され、これらのビット
線が後で説明する様に、ビット線セグメントに選択的に
結合される。メモリ・セル・アレー内にある５１２木の
行線３４がビット線３３と公差している。ダミー行線３
２６ビツト線３３と公差するが、これは後で説明する。

２つのダミー線の内の一方が、９ビツト行アドレス１４
の内の１つのビットを用いて、行デコーダ１１ａ、１１
ｂによって選択される。

バッファ１３からの行アドレスの内の１０番目のビット
が線２７を介して、センスアンプ２６に対するマルチプ
レックス回路に印加され、８対の２つのセンスアンプの
内、線３７によって夫々のバッファ２４に接続される一
方を選択する。このブロックには１６対のデータ／デー
タ線３８，３９があり、８対が片側では線４ｏによって
選ばれたバッファ２４に結合され、反対側では線４１に
よって選ばれたバッファ２２に接続される。丙込み動作
では、ＩｌｏがデータＩ１０線１６に於ける単一レール
から線３８．３９に於ける２重レールに変化することに
注意されたい。

第３図には第２図の回路の一部分が更に詳しく示されて
いる。１６個のバッファの組２４−１に関連したセンス
アンプ２６が示されている。この組には、実際には３２
個のセンスアンプ２６がある。１６個のバッファの組２
４−１がこの図では２４−１−１乃至２４−１−１６と
記されている。

個別の各々のセンスアンプ２６からは所謂折返しピット
線形式で２本のビット線が伸びており、ビット線３３と
平行にビット線セグメント（図に示してない）が伸びて
いる。行線３４がビット線と交差し、メモリ・セルは行
線とビット線セグメントとの交差にある。多対のセンス
アンプ２６に対するマルチプレクサ４２が、線３７によ
って夫々のバッファ２４−１−１．２４−１−２等に接
続する為に、線２７のアドレス・ビットに基づいて、１
つを選択する。どんな時も、１６個のバッファ２４−１
−１乃至２４−１−１６の内の１つだけが、線２５の列
アドレスの４ビツトに曇づいて一度に選択され、この為
１つだけが、線４０によって線３８．３９との読取又は
書込みデータービットの結合をする様に作用する。第３
図のバッファ２２−１は、この群に対し、２市レールＩ
　／　ＯＩ’；１３８．３９を単一レールｌ１０１６に
結合する為、線２３の３ピッ１−によって行なわれる１
６者Ｒ２の選択により、選択されたり或いは選択されな
いことがある。

第４図には１つのバッファ２４、例えば第３図のバッフ
ァ２４−１−１及び１つのバッファ２２、例えばバッフ
ァ２２−１の詳しい回路図が示されている。マルチプレ
クサ４２が４つのトラジスタで構成される。２つのトラ
ンジスタ４３の内の一方が、線２７のアドレス・ビット
とその補数、即ちセンスアンプ選択信号５ＡＳ１及び５
ＡＳ２によって選択され、この為読取（又は書込み）動
作の間、これらの１〜ランジスタ４３の内の１つだけが
オンである。読取では、選ばれた１つのトランジスタ４
３を通る１つの通路だけが存在する。書込みでは、アド
レス・ビット２７を制御回路３１からの書込み制御信Ｉ
　Ｗとアンドすることにより、１つのトランジスタ４４
がターンオンされる。書込みυｊ御信号Ｗは、Ｒ／Ｗ制
御信号が書込み状態にある時に有効である。この為、セ
ンスアンプ２６の入力又は出力となる線４５は、読取り
ではシングルエンデツドであり、書込みでは２重レール
である。即ち、読取動作では、両方のトランジスタ４４
がオフであり、１つのトランジスタ４３だけがオンであ
るが、書込み動作では、１つのトランジスタ４３及びそ
れに関連した１−ランジスタ４４が導電する。マルチプ
レクサ４２に対する入力／出力線３７がバッファ２４−
１−１にあるトランジスタ４６．４７のソース／ドレイ
ン通路を介した線３８．３９に接続される。トランジス
タ４６．４７がノード４８のＹ選択情報によって制御さ
れる。このＹ選択情報は、線２５の４ビツトの列アドレ
スを受取る１６８択１デゴーダ４９から来る。トランジ
スタ５０もノード４８のＹ選択によって制御される。こ
のトランジスタ５ｏは、Ｐチャンネル・プリチャージ及
び挿入回路を持つインバータ・トランジスタと直列であ
る。シングルエンデツド形読取動作では、インバータが
、バッファ２４−１−１が選択される時（ノード４８が
ハイでトランジスタ５０がオンである為）、ノード５２
のデータ・ビットの補数をノード５１に出す様に作用し
、この為、選択されたセンスアンプからのデータ・ビッ
トがノード５２からインバータ、ノード５１、トランジ
スタ４７、線３９を介してバッファ２２−１のノード５
９に結合される。

トランジスタ４６及び線３８は読取動作の間は何の作用
もしない。ノード５２がローである時、Ｐチャンネル・
トランジスタ５３がオンであり、ノード５１は電源電圧
Ｖｄｄに保たれる。同様に、ノード５１がローである時
、Ｐチャンネル・トランジスタ５４がオンに保たれ、ノ
ード５２がハイに保たれる。両方のノード５１，５２は
Ｐチャンネル・トランジスタ５５によってハイにプリチ
ャージされる。トランジスタ５５が、ＲＡＳが高になっ
た後、プリチャージ・サイクルに低に向うプリチャージ
電圧Ｌ（回路３１によって発生される）を受取る。

第４図のバッファ２２−１が、線２３のアドレス・ビッ
ト及び１６否択２デコーダ５６からのＹ選択情報によっ
て制御され、この為、このバッファが選択された場合、
ノード５７がハイである。

この状態はトランジスタ５８をターンオンし、線３９又
はノード５９のデータを３つの段６０，６１．６２によ
って増幅して、ノード６３を駆動する様にする。読取で
は、相補形のトランジスタの対６４が、ナンド・ゲート
６５に印加された制御回路３１からの読取指令Ｒによっ
てオンになる。

即ち、Ｒ／Ｗがハイであって、読取動作を限定する時、
Ｒがハイであり、トランジスタ６４が両方共オンである
。この時、相補形のトランジスタの対６６．６７は、書
込み制御信号Ｗがローである為にオフである。この為線
３９のデータ・ビットが、読取動作では、ノード５９、
縦続接続のインバータ６０．６１．６２、ノード６３及
びトランジスタ６４を介して線１６を制御する。これに
対して、書込み動作では、トランジスタの対６６゜６７
がオンになり、トランジスタの対６４がオフになり、こ
の為ノード５９（及び線３９）が、トランジスタ６７を
介して線１６からのデータ・ビットを受取り、ノード６
３〈及び線３８）がこのビットの補数を受取り、こうし
て書込みの間は単一レール（Ｉｉｌｌ　６）カラ２重レ
ール（ｖ７Ａ３８．３９）に変換する。２重レール書込
みデータは、線３８．３９から両方のトランジスタ４６
．４７、選ばれたトランジスタの対４３．４４を介して
１つのセンスアンプ２６に結合される。

第５図には、本発明によって構成されたセンスアンプ２
６が詳しく示されている。この図はこのセンスアンプに
対する２本のビット線３３及びこれらのビット線に垂直
な５１２本の行線３４の内の４本とこの発明の２本のビ
ット線セグメントをも示している。センスアンプは、Ｎ
チャンネル駆動トランジスタ７１及びＰチＡ７ンネル・
トランジスタ７２を持つＣＭＯ８交差結交差結合フリッ
プフロップ用０ている。感知ノード７３．７４が、隔離
トランジスタ７５．７６のソース・ドレイン通路を介し
てビット線３３に接続されている。

フリップフロップ７０のアース側にあるノード７８が、
そのゲートに感知りＯツクＳ１及びＳ２を受取る２つの
Ｎチャンネル・トランジスタ７９゜８０を介してアース
に結合されている。トランジスタ７９はトランジスタ８
０よりずっと小さく、クロックＳ１が最初に発生するの
で、最初の感知は一層利得の小さい状態であり、Ｎチャ
ンネル・トランジスタ７１によって行なわれる。Ｖｄｄ
側では、ノード８１がＰチＸ７ンネル・トランジスタ８
２．８３を介して電源に結合される。トランジスタ８２
．８３の内の一方はそのゲートに感知クロック■を受取
り、他方はそのゲートに遅延Ｓ２Ｄを受取る。感知クロ
ック丁７はＳ２の補数であり、この為、２番目のクロッ
クＳ２が作動された後にのみ、Ｐチャンネル・トランジ
スタ７２が動作を開始する。最初はＳｌ、次はＳ２と８
２の２つの期間の感知動作が行なわれる。トランジスタ
の対７９．８０及び８２．８３は、２つのブロック１０
ａ及び１０ｂにある他の全てのセンスアンプ２６、即ち
１，０２４個のセンスアンプと共有である。ノード７８
．８１は、Ｅが高である時、共通線に接続されたトラン
ジスタ（図に示してない）により、Ｖｄｄの大体半分の
ｖｒｅｆにプリチャージされる。

ビット線３３が、そのゲートに等化クロック信号Ｅを受
取る３つのトランジスタ８４により、予備充電され且つ
等化される。この内２つのトランジスタ８４のソースが
基準電圧Ｖ　ｒｅｆに接続されている。この基準電圧の
値はＶｄｄの大体半分であり、その為、全てのビット線
をプリチャージするのに、チップの電源Ｖｄｄからは殆
んど或いは全く正味の電荷を必要としない。即ち、各々
のセンスアンプに対し、動作サイクルの後、一方の線３
３はハイであり、他方はローであり、従って、一方が他
方を充電し、その差があれば、ｖ　ｒａｒがその差だけ
を供給しさえすればよい。りＯツクＥは、ＲＥＳがハイ
になった後、動作サイクルの終りに制御回路３１で発生
される。

各々１つのメモリ・セルはキャパシタ８５とアクセス・
トランジスタ８６で構成される。各列には５１２個のセ
ルがある。即ち、１対のビット線３３にこれだけのセル
が付設されている。更に、５１２個セルが各行にある、
即ち、各々の行線３４に付設されている。１行にある５
１２個のアクセス・トランジスタ８６の全部のゲートが
行線３４に接続される（又はそれによって形成される）
。

ブロック内の５１２個の内の１本の行線３４だ【プが任
意のある時にターンオンし、この為１つのメモリ・セル
のキャパシタ８５だけが選択される。

この発明では、選択されたセルがビット線セグメン１−
８７を介してビット線３３に接続される。ビット線の静
電容量と記憶静電容量８５の値との比を減少する為に、
多対のビット線３３に対して多数のビット線セグメント
８７を用いている。この内の２つのセグメント８７が、
所定の時刻に、２つのトランジスタ８８によって反対の
ビット線３３に結合される。例えば、各々のセグメント
８７に３２個のセルを接続することが出来、この為ここ
で説明している実施例では、各々のセンスアップに対し
て１６個のセグメント８７がなければならない（１６Ｘ
３２＝５１２）。行デコーダ１１ａ又は１１ｂは、この
デコーダが線１４からの同じ９個のアドレス・ピッ］・
の内の成るビットに基づいて、５１２本の行線３４の内
の１つを選択するのと同時に、選択されたＩ！１１８９
にセグメント選択電圧ＳＳを印加することにより、８本
の線８９の内の適当な１つを選択する。線８９がハイに
なると、２つのセグメント８７が２つのトランジスタ８
８によって、各々の側で１つずつのビット線３３に接続
されるが、この内の１つのセグメント８７しか作動され
た行線３４を持たず、この為、１つのメモリ・セルだけ
がビット線３３に結合される。

ダミー行３２では、多対のビット線３３に対して１対の
ダミー・セルが設けられており、これらのダミー・セル
はダミー・キャパシタ９０とアクセス・トランジスタ９
１とで構成される。選択された記憶セルが選択されたセ
グメント８７及びトランジスタ８８を介して、左側のビ
ット線３３に結合されるとき、右側のダミー・セルが行
デコーダ１１ａ、１１ｂで、デコーダ出力線９２の内の
１つによって選択され、或いはその逆の関係になる。行
アドレスの内の１つのビットを行デコーダで利用してダ
ミー・セル行３２の内の一方又は他方の線９２を選択す
る。

次に第６図について、１ビット読取動作に対するメモリ
装置の動作順序を説明する。動作サイクルが、時刻ＴＯ
に、ＲＡＳ電圧が−１５から０に下がることによって開
始する。この例は読取サイクルであり、この為時刻ＴＯ
に、Ｒ／Ｗ入力電圧は＋５である。Ｔｏより萌の時間は
プリチャージ・サイクルであり、その間等化信号Ｅがハ
イであり、この為全てのビット線３３及びノード７８．
８１が電圧Ｖ　ｒｃｆにプリチャージされている。これ
は大体Ｖｄｄの１／２即ち＋２．５と想定する。プリチ
ャージ・サイクルの間、全ての線８９のセグメント選択
信＠ＳＳもハイに保たれ、この為、全てのセグメント８
７もＶｒｅｆ電圧までプリチャージされる。ＲＡＳがＴ
Ｏの時刻に下がると、等化電圧Ｅが下がり、対のビット
線３３を相互に並びにｙｒｅｒから隔離する。その後、
セグメント選択電圧ＳＳが下がり、全てのセグメント８
７をビット線３３から隔離する。行デコーダ１１ａ、１
１ｂが行アドレスに応答する時間が経つや否や、５１２
木の行線３４の内の選ばれた１つ及び２つのダミー線９
２の内の選ばれた１つで、ｘｗｄ及びＸｄｔ複数ｌｌ電
圧が上昇し始める。同時に、１つの線８９のセグメント
選択信号がＴ１にハイになる。これらのアドレス電圧Ｘ
ｗｄ、　Ｘｄｕｍ及びＳＳは割合ゆっくりとハイになり
、Ｖｄｄレベルに達した後、ＳＳ及びＸｗｄは、アクセ
ス・トランジスタ８６゜８８の前後のＶｔ降下をなくす
為にＶｄｄより高く昇圧される。初期感知の間にダミー
・セルの作用が完了するので、Ｘ　ｄｕｌ電圧が下がり
、ダミー・キャパシタをビット線から減結合することが
出来、この為これらのキャパシタのプリチャージを開始
することが出来る。

時刻Ｔ２に、センスアンプ２６が最初に８１Ｔｉ圧がハ
イになることによって作動され、ハイインピーダンスの
Ｎチャンネル・トランジスタ７９をターンオンする。こ
れが、記憶セル及びダミー・セルに対する差別的な電圧
による隔たり以上に、ビット線３３を隔て始める。然し
、電源Ｖｄｄからトランジスタ７２に電流が幾らかでも
流れる前に、Ｔ３でＴＴｉ圧が下がり、ビット線３３を
感知ノード７３，７４から隔離する。■電圧が下がった
模、感知電圧Ｓ２が高くなり、この為大きなトランジス
タ８ｏが導電し始める。Ｓ２も下がり、この為一方のＰ
チャンネル・トランジスタ８２が導電をめる。Ｔ４に８
２が上昇し且つ■が下がった後、Ｔ電圧はＶｄｄまで高
くされる。時刻Ｔ５に、隔離トランジスタ７５．７６が
再びターンオンした後、感知作用が完了し、一方のビッ
ト線３３はハイであり、他方はＯであり、この為センス
アンプ選択信号ＳΔＳ１又は５ＡＳ２がターンオンされ
、一方のビット線を第４図の１４５．３７を介してノー
ド５２に接続する。この直後、ノード４８．５７でデコ
ーダ４９．５６の”ｙ’５ｅｌ−１及びｙｓｅ＋−２出
力が有効となり、この為、選択されたデータ・ビットは
線１６で有効となり、その直後、出力ビン１９で有効と
なる。

第７図には、セル・アレーの１つのブロックの小さな一
部分が示されている。各々のセグメント線８９が１行の
中の全てのトランジスタ８８に共通に接続されるが、所
定のセグメント８７にあるセルから見ると、その１つの
セグメント線の寄生静電容量に１つのビットＩ！１３３
の寄生静電容量を加えたものしかない。この発明のセグ
メント形ビット線を使うことによる利点は、ビット線３
３の寄生静電容量がセグメント８７の寄生静電容量より
もずっと小さいことである。これは、ビット線は厚い絶
縁体コーティングによって基板から隔てられた金属スト
リップで構成されるが、セグメント８７は、第８図及び
第１０Ａ図乃至第１００図に示す様に、基板自体の中に
あるＮ十領域である為である。この為、選ばれたキャパ
シタ８５が結合されるビット線３３の長さは、セグメン
ト分割を使わない場合と同じ様に長いが、それでも静電
容量の比は著しく改善される。全長にわたるＮ十ビット
線を使う場合に較べて、所定の記憶セルからみると、静
電容量の大きいセグメント線は大ぎさが１／　３２　Ｌ
、かないし、金属のピッ１−線３３はＮ十拡散ビット線
の静電容量の大体１／１０に過ぎない。「無接点形」の
セルの配置を使うことが出来るので、ビット線あたり又
は行線あたりの金属シリコン間又は金属ポリシリコン間
の接点の数は、単にトランジスタ８８の数に減少する。

この発明のセグメント分割ピット線に使うことが出来る
トランジスタ１個のセル構造の１例が、第８図、第９図
及び第１０Ａ図乃至第１０Ｄ図に示されている。第１図
乃至第７図のメモリ装置は、寸法が約１８０Ｘ５００ミ
ルで、厚さが約１５ミルの１個のシリコン基板１００に
形成されている。

第８図、第９図及び第１０Ａ図乃至第１０Ｄ図に示す小
さな一部分は、僅か約５×５ミクロンである。ワード線
３４は基板１００の面の上を伸びるモリブデンのストリ
ップであり、ピット線セグメント８７は、厚い熱酸化物
１０１の下に埋込まれた基板内のｍｌいＮ十領域である
。キャパシタ８５の上側極板は、セル・アレー全体にわ
たって伸びるアースされたポリシリコンのフィールド・
プレート１０３の各部分である。キャパシタの極板１０
２の下にある酸化シリコン１０４は、フィールド・プレ
ート１０３の他の区域の下にある絶縁体１０５より薄手
である。トランジスタ８６のゲート１０６が、ワード線
３４の内、それがフィールド・プレート１０３にある孔
１０７の中に入り込んだ部分によって形成される。酸化
物コーティング１０８がポリシリコンのフィールド・プ
レート１０３を覆い、それをワード線３４及びトランジ
スタのゲート１０６から絶縁する。薄い酸化シリコン層
１０９がトランジスタのゲート絶縁体である。デポジッ
トした酸化物又は燐珪Ｍ塩上薬の厚い層１１０が、アル
ミニウム線３３をワード線３４から隔てる。ビット線の
寄生静電容量をＮ十セグメント線８７の寄生静電容量に
較べて小さくするのは、この層１１０の厚さである。３
２個のセル毎に、金属線３３と基板１００内のＮ十領域
の間に金属シリコン間接点（図に示してない）があって
、トランジスタ８８のドレインと接触する。

この接点は厚い絶縁体１１０及びフィールド・プレート
１０３内の孔の所にある。然し、接点は、セグメント線
に対してだけあって、セルには必要がないことに注意さ
れたい。従って、ワード線３４のピッチ及びビット線３
３のピッチは、接点ではなく、セル・キャパシタ及びト
ランジスタの形によって決定される。

ここで説明した実施例はダイナミック読取／書込みメモ
リであるが、この発明の特徴はＲＯＭ又はＥＰＲＯＭの
様な読出専用メモリ並びに静止形ＲＡＭの様なこの他の
読取／書込みメモリにも適用し得る。

この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。

以上の説明から、当業者には、この実施例の種々の変更
並びにこの発明のその他の実施例が容易に考えられよう
。従って、特許請求の範囲は、この発明の範囲内に含ま
れるこの様な全ての変更又は実施例を包括するものであ
ることを承知されたい。

【図面の簡単な説明】

第１図はこの発明に従って構成されたセンスアンプを、
使うことのできる１メガビツト規模のダイナミック・メ
モリ装置のブロック図、第２図は第１図のメモリ装置の
一部分のブロック図、第３図は第２図の回路の一部分の
ブロック図、第４図は第３図の回路のマルチプレクサ、
バッファ及び列選択回路の回路図、第５図はこの発明に
よって構成されたセンスアンプ及びセル・アレーの回路
図、第６図は第１図から第５図の回路内の種々のノード
に於ける電圧を時間に対して示す時間線図、第７図はセ
グメンｌ〜分割ビット線を丞すセル・アレーの小さな一
部分の拡大図、第８図は第１図から第７図の装置にある
セル・アレーのごく小さな一部分を著しく拡大した平面
図で、２つのメモリ・セルを示している。第９図は第８
図の２つのセルの回路図、第１０Ａ図から第１０Ｄ図は
第８図の装置を夫々線Ａ−Ａ及びＤ−Ｄで切った側面断
面図である。 主な符号の説明 １０ａから１０ｄ：セル・アレーのブロック１２ニアド
レス入力ピン ３１：制御回路 ３３：ビット線 ３４：ワード線 ８７：セグメント線 ８８：トランジスタ

Claims (1)

【特許請求の範囲】
1. （１）半導体本体表面に形成されたメモリ・セルのアレ
   イであつて、各セルが、複数の第１ラインの１つに接続
   されている１つのゲートを持つた１つのアクセス・トラ
   ンジスタと、上記アクセス・トランジスタのソース・ド
   レイン通路に結合された記憶ユニットを有する上記メモ
   リ・セルのアレイと、上記第１ラインと交差する複数の
   第２ラインであつて、第２ラインの各ラインには複数の
   セグメントが接続され、かつ各セグメントには上記アク
   セス・トランジスタのソース・ドレイン通路が接続され
   、更に第２ラインは上記セグメントの１つよりは長い上
   記第２ラインと、 を具備し、 上記セグメントは、上記表面に高濃度にドープされた領
   域によつて形成され、また第２のラインは、上記表面上
   に絶縁コーティングによつて上記表面とは絶縁されて設
   けられた導線によつて形成されている半導体メモリ装置
   。