JPH02226753A - マルチチップパッケージ - Google Patents
マルチチップパッケージInfo
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- JPH02226753A JPH02226753A JP1045224A JP4522489A JPH02226753A JP H02226753 A JPH02226753 A JP H02226753A JP 1045224 A JP1045224 A JP 1045224A JP 4522489 A JP4522489 A JP 4522489A JP H02226753 A JPH02226753 A JP H02226753A
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract 2
- 239000004020 conductor Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は複数個のチップを一つ、のパッケージに実装し
てなるマルチチップパッケージに関し、特にこのような
マルチチップパッケージのチップ搭載構成に係る設計を
容易にするマルチチー、プパッケージに関する。
てなるマルチチップパッケージに関し、特にこのような
マルチチップパッケージのチップ搭載構成に係る設計を
容易にするマルチチー、プパッケージに関する。
[従来の技術]
従来のマルチチップパッケージとしては、例えば第2図
に示すようなものがある。この例は、二つのチップlo
a、lObを一つのパッケージ13上に実装してLSI
を構成してなるもので、各チップ10a、10bは1図
に示すように比較的駆動能力の小さな内部論理部11a
、flbと、LSIの周辺に位置する比較的高駆動能力
を有し端子部を備えた周辺入出力バッファ部12a、1
2bからなっており、このようなLSIを一個又は複数
個組合わせて一つのパッケージ13に実装していた。
に示すようなものがある。この例は、二つのチップlo
a、lObを一つのパッケージ13上に実装してLSI
を構成してなるもので、各チップ10a、10bは1図
に示すように比較的駆動能力の小さな内部論理部11a
、flbと、LSIの周辺に位置する比較的高駆動能力
を有し端子部を備えた周辺入出力バッファ部12a、1
2bからなっており、このようなLSIを一個又は複数
個組合わせて一つのパッケージ13に実装していた。
[解決すべき課題]
上述した従来のLSIの周辺入出力バッファ部12a、
12bは、高駆動能力を実現するため素子自身の寸法も
大きく、チップ面積の大きな領域奄占めており、このた
め全体のチップの収率を悪くしている。
12bは、高駆動能力を実現するため素子自身の寸法も
大きく、チップ面積の大きな領域奄占めており、このた
め全体のチップの収率を悪くしている。
また、内部論理部11 a 、 11 bI:0MO5
、周辺人出力バッフ7部12a、12bをTTLで実現
する例のように、チー2プ10aや10bI:製造する
ために異なる製造プロセスを複合化する必要があり、こ
のことにより高価なチップとなってしまうという欠点が
あった。
、周辺人出力バッフ7部12a、12bをTTLで実現
する例のように、チー2プ10aや10bI:製造する
ために異なる製造プロセスを複合化する必要があり、こ
のことにより高価なチップとなってしまうという欠点が
あった。
更に、個々のチップ10aもしくは10b毎に人出力バ
ッフ7部12aまたは12bを個別的に設計する必要が
あり、開発期間も長期間を要していた。
ッフ7部12aまたは12bを個別的に設計する必要が
あり、開発期間も長期間を要していた。
本発明は上述した問題点にかんがみなされたもので、内
部論理回路部と周辺入出力バッファ部の製造における複
合化が不要で、チップ搭載構成の設計も容易なマルチチ
ップパッケージの提供を目的とする。
部論理回路部と周辺入出力バッファ部の製造における複
合化が不要で、チップ搭載構成の設計も容易なマルチチ
ップパッケージの提供を目的とする。
[課題の解決手段]
上記目的を達成するために本発明は、複数側のチップを
一個のパッケージに実装してなるマルチチップパッケー
ジであって、内部論理回路を含み入出力バッファを有し
ないチップと、入出カバγファのみを有するチップとを
夫々別チップとして形成し、夫々一又は複数個を一つの
パッケージ上に実装し、該パッケージの外部入出力端子
と接続される信号は、人出力バッファのみを有するチッ
プを介して接続するようにした構成としである。
一個のパッケージに実装してなるマルチチップパッケー
ジであって、内部論理回路を含み入出力バッファを有し
ないチップと、入出カバγファのみを有するチップとを
夫々別チップとして形成し、夫々一又は複数個を一つの
パッケージ上に実装し、該パッケージの外部入出力端子
と接続される信号は、人出力バッファのみを有するチッ
プを介して接続するようにした構成としである。
[実施例〕
以下1本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例の回路構成図である。
第1図においてla、lbは内部論理回路部を含み、周
辺入出力バッファ部を含まないチップであり、2a、2
b、2c、2dは、夫々周辺人出カバッファ部のみを含
むチップである。また図中3はマルチチップパッケージ
のキャビティ部分を示す。
辺入出力バッファ部を含まないチップであり、2a、2
b、2c、2dは、夫々周辺人出カバッファ部のみを含
むチップである。また図中3はマルチチップパッケージ
のキャビティ部分を示す。
チップ1a、lb間の配線4は1周辺入出力バッファ部
を介さずに接続され、パッケージの端子に接続される信
号線5のみが周辺入山カバッファ部を含むチップ2a、
2b、2c、2dを介して接続されるようになっている
。
を介さずに接続され、パッケージの端子に接続される信
号線5のみが周辺入山カバッファ部を含むチップ2a、
2b、2c、2dを介して接続されるようになっている
。
[発明の効果]
以上説明したように本発明は、複数個のチップを一個の
パッケージに実装してなるマルチチップパッケージにお
いて、内部論理回路部と周辺入出力バッフ7部を夫々別
チップとして製造し、マルチチップパッケージに実装す
るようにしたので、個別のチップに必要な最適製造プロ
セスを自由に選択できるようになり、各品種に固有な内
部論理回路部チップは周辺人出力バッファをなくするこ
とによってチップサイズを縮小化でき、高収率で、製造
でき、入出力バッファ部の設計をする手間が省けて開発
期間の短縮ができるという効果がある。
パッケージに実装してなるマルチチップパッケージにお
いて、内部論理回路部と周辺入出力バッフ7部を夫々別
チップとして製造し、マルチチップパッケージに実装す
るようにしたので、個別のチップに必要な最適製造プロ
セスを自由に選択できるようになり、各品種に固有な内
部論理回路部チップは周辺人出力バッファをなくするこ
とによってチップサイズを縮小化でき、高収率で、製造
でき、入出力バッファ部の設計をする手間が省けて開発
期間の短縮ができるという効果がある。
また、周辺入出力バッファチップは他の品種と共用でき
るようになり5各種のバリエーションの自由度も増すこ
とができるようになるという効果がある。
るようになり5各種のバリエーションの自由度も増すこ
とができるようになるという効果がある。
第1図は本発明の一実施例の回路構成図、第、2図は従
来例の回路構成図である。 la、lb:周辺入出力バッファ部を含まないチップ 2a、2b、2c、2d :周辺入出力バッファ部のみを含むチップ3:マルチチ
ップパッケージのキャビティ部分 4:配線 5:信号線 代理人 弁理士 渡 辺 喜 平 第 ■ 図 第 図
来例の回路構成図である。 la、lb:周辺入出力バッファ部を含まないチップ 2a、2b、2c、2d :周辺入出力バッファ部のみを含むチップ3:マルチチ
ップパッケージのキャビティ部分 4:配線 5:信号線 代理人 弁理士 渡 辺 喜 平 第 ■ 図 第 図
Claims (1)
- 複数個のチップを一個のパッケージに実装してなるマル
チチップパッケージであって、内部論理回路を含み入出
力バッファを有しないチップと、入出力バッファのみを
有するチップとを夫々別チップとして形成し、夫々一又
は複数個を一つのパッケージ上に実装し、該パッケージ
の外部入出力端子と接続される信号は、入出力バッファ
のみを有するチップを介して接続するようにしたことを
特徴としたマルチチップパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045224A JPH02226753A (ja) | 1989-02-28 | 1989-02-28 | マルチチップパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045224A JPH02226753A (ja) | 1989-02-28 | 1989-02-28 | マルチチップパッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02226753A true JPH02226753A (ja) | 1990-09-10 |
Family
ID=12713298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1045224A Pending JPH02226753A (ja) | 1989-02-28 | 1989-02-28 | マルチチップパッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02226753A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002270759A (ja) * | 2001-03-14 | 2002-09-20 | Matsushita Electric Ind Co Ltd | 半導体チップ及びマルチチップモジュール |
KR100363057B1 (ko) * | 1999-01-22 | 2002-11-30 | 가부시끼가이샤 도시바 | 반도체 장치 |
JP2010068006A (ja) * | 2009-12-22 | 2010-03-25 | Fujitsu Microelectronics Ltd | 半導体装置 |
JP2020096021A (ja) * | 2018-12-10 | 2020-06-18 | 株式会社Preferred Networks | 半導体装置 |
US11824009B2 (en) | 2018-12-10 | 2023-11-21 | Preferred Networks, Inc. | Semiconductor device and data transferring method for semiconductor device |
-
1989
- 1989-02-28 JP JP1045224A patent/JPH02226753A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363057B1 (ko) * | 1999-01-22 | 2002-11-30 | 가부시끼가이샤 도시바 | 반도체 장치 |
JP2002270759A (ja) * | 2001-03-14 | 2002-09-20 | Matsushita Electric Ind Co Ltd | 半導体チップ及びマルチチップモジュール |
JP2010068006A (ja) * | 2009-12-22 | 2010-03-25 | Fujitsu Microelectronics Ltd | 半導体装置 |
JP2020096021A (ja) * | 2018-12-10 | 2020-06-18 | 株式会社Preferred Networks | 半導体装置 |
US11824009B2 (en) | 2018-12-10 | 2023-11-21 | Preferred Networks, Inc. | Semiconductor device and data transferring method for semiconductor device |
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