JPS63123222A - メンバ−シツプ関数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 ファジィ争メンバーシップ関数は、複数本のライン上に
分布した電圧または電流信号によって表わされる。複数
の異なる形のメンバーシップ関数の中から１つが選択信
号に応じて選択される（第１１図、第１２図参照）。

発明の背景 この発明は、ファジィ・メンバーシップ関数発生回路に
関し、とくにファジィ・コンピュータ・システムにおけ
るファジィΦメモリにおいて有用なメンバーシップ関数
発生回路に関する。

偉人な人間の頭脳は、ストアされたプログラムの概念、
プール代数および安定な動作を行なうバイナリイーハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって、深い論
理の展開、データの深い処理等が可能となった。ディジ
タル・コンピュータはその・安定な動作によって信頼性
が高く、ディジタル・コンピューターシステムは益々巨
大化しつつある。プログラムが人間のメンタルなレベル
の情報を含んでいない限り、ディジタル・コンピュータ
は任意のプログラムが可能であり、この点でそれは汎用
機械とさえ呼ばれる。

ディジタル書コンピュータ・システムの実現によって人
間の生活１社会が大きく変貌しつつある。

もう１つの偉人な人間の頭脳は１人間が何をどのように
考え、相互にいかにコミュニケートするかについて考察
し、非常に重要な概念「ファジネス」を創出した。Ｌ、
Ａ、Ｚａｄｃｈがファジィ集合の概念を提唱したのが１
０００年である。それ以来ファジィの理論的検討は数多
くの論文で行なわれているが、その応用の報告はまだ少
なく、それもバイナリイ・ディジタル・コンピュータの
助けを借りてのみ行なわれているのが実情である。

ファジィの研究において１人間の知識は、専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである。ということが強調されている。こ
の言語情報は、一般にあいまいさ、漠然性、不確実性、
不完全性または不正確さを具備し、メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは０
．０〜１．０までの間の領域の数値によって表わされ、
この範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には、メンバーシップの大きさく値）はバイナリ
イ・コードによって表わされる。このバイナリイ・コー
ドで表わされた値はバイナリイ電子回路において、スト
アされたプログラムにしたがって、繰返し何度も何度も
、ストアされ、転送され、そして演算される。したがっ
て、ディジタル壷システムによってファジィ情報を処理
するためには長い時間がかかるという問題がある。さら
に、バイナリイ・コード化された値は信じられない程多
くのストアのためのおよび演算のためのディバイスを必
要とする。ディジタル書コンピュータは上述のように汎
用機械ではあるが、ファジィ情報をリアル・タイムで処
理するためには必ずしも最適なものではない。ここに。

ファジィ情報を効率的にかつ高速で処理できる他のタイ
プの機械の探求が要請されている。

発明の概要 この発明は、ファジィ情報の処理に適したハードウェア
・システム、すなわち「ファジィ・コンピュータ」と呼
ばれる新しいシステムを構築するにあたって、このシス
テムで有効に用いられるファジィ・メンバーシップ関数
発生回路を提供することを目的とする。

この発明によるファジィ・メンバーシップ関数発生回路
は、それぞれ形の異なる複数のメンバーシップ関数を表
わす複数のライン上に分布した電気信号を発生する電気
信号分布発生回路、および上記複数の電気信号分布のう
ちいずれか１つを選択信号に応じて選択する選択スイッ
チ回路を備えていることを特徴とする。選択スイッチに
よって選択された電気信号分布を所定の複数本の出力信
号ライン上に送り出すスイッチ・アレイをさらに設ける
ことによって１選択された形のメンバーシップ関数を表
わす電気信号分布を出力信号ライン上で任意にシフトさ
せることができる。

この発明によるメンバーシップ関数発生回路は、ファジ
ィ・コンピュータ・システムを構成する一要素であるフ
ァジィ・メモリにおいて好適に用いられる。また、この
メンバーシップ関数発生回路はあらかじめ定めた種々の
形のメンバーシップ関数を発生させることができる。

実施例の説明 （１）ファジィ・メモリとファジィ・コンピュータの概
念 ファジィ・メモリの機能はファジィ・メンバーシップ関
数をストアするものである。メンバ・−シップ関数をス
トアするやり方の４つのタイプが第１図に示されている
。

第１図（Ａ）は、ファジィ−メンバーシップ関数のグレ
ード（各関数値）を多数のバイナリイ・コードに変換し
てパイナリイ・メモリ１１上記憶するタイプのものを示
しており、このバイナリイ・メモリ１１から読出された
ファジィ・メンバーシップ関数はバイナリイ演算回路（
たとえばバイナリイ・ディジタル・コンピュータ）１に
よって処理される。第１図（Ｂ）に示すものも同じバイ
ナリイ・メモリ１１を使用しているが、読出されたバイ
ナリイ・コードはＤ／Ａコンバータ２１によってアナロ
グ電圧または電流信号に変換されて、アナログ量を取扱
うことのできるハードウェア、すなわちファジィ演算回
路（後述するファジィ推論エンジンを含む）２に供給さ
れる。これらの２つのタイプは従来のディジタル技術を
用いて容易に実現することができるが、これらは大容量
のメモリを必要とする。

第１図（Ｃ）に示されたものは、アナログ・メモリ３１
を用いてメンバーシップ関数の分布した値をストアする
タイプである。このタイプにおいては、メモリ・マトリ
クスを構成する要素の数を上記の第１図（Ａ）、　（Ｂ
）に示すタイプのものよりも少なくすることができる。

しかし、このタイプのものはノイズに対して弱いという
欠点をもつ。

第１図（Ｄ）に示すタイプのものは、バイナリイ・メモ
リ４１とメンバーシップ関数発生回路４３とから構成さ
れるものである。メンバーシップ関数のラベルがバイナ
リイ・メモリ４１にストアされ、それはメンバーシップ
関数発生回路４３によってメンバーシップ関数を表わす
分布した電流または電圧値に変換される。換言すれば、
メンバーシップ関数発生回路４３はラベルをファジィ化
する機能をもつ。バイナリイ・メモリ４１は、メンバー
シップ関数のラベルをストアすることにのみ用いられる
ので、その容量は上述した第１図（Ａ）、　（Ｂ）のタ
イプのものよりも少なくてすむし、また第１図（Ｃ）に
示されたタイプのもののようにノイズに弱いということ
もない。

したがって、第１図（Ｄ）に示すものがファジィ・メモ
リとして最も効果的な構造なので、以下の説明において
はこのタイプのものを考える。

ファジィ・コンピュータの基本的な構造が第２図に示さ
れている。ファジィ番コンピュータは。

ファジィ・メモリ４０．ファジィ推論エンジン２゜およ
びデフアシファイア３から構成される。ファジィ・メモ
リ４０は、基本的には第１図（Ｄ）に示したものである
が、より詳しくは後述する。ファジィ・メモリ４０から
複数のライン上に分布したアナログ信号分布として表わ
される複数のファジィ・メンバーシップ関ＩＡ、Ａ”、
Ｂが出力され。

ファジィ推論エンジン２に与えられる。ファジィ推論エ
ンジン２は２便宜的に第１図のファジィ演算回路と同じ
符号２によって示されているが、与えられたメンバーシ
ップ関数を用いて所定のファジィ演算処理を行ない、そ
の結果を１つのファジィ・メンバーシップ関数Ｂ゛を表
わすアナログ信号分布（ファジィ出力）として出力する
。このファジィ出力は、たとえばファジィ制御システム
のように決定的な値が必要なときには２次段のデフアシ
ファイア３によって単一のアナログ電圧または電流（非
ファジィ出力）に変換することができる。

ファジィ推論において、制御則（コントロール・ルール
）は言語的に表現され、もし・・・、ならば（１ｆ’−
ａｎｄ−ｔｈａｎ）ルールがその最も一般的なルールで
ある。たとえば、一連の制御則が次のよう上記述される
。

（制御則Ｉ）もしｘ−ＮＳかつｙ−ｐｓ、ならばｚ＝Ｐ
ｓ、また （制御則■）もしｘ−ＺＲかツｙ　−Ｐ　Ｍ　、ならば
ｚ−ＰＭ、また （制御則■）もし　・・・　かつ　・・・、ならば　・
・・ここでＮＳ、ＰＳ等は、システムの言語表現値の省
略形である。すなわちこれらがメンバーシップ関数のラ
ベルである。

以下に述べるファジィ・メンバーシップ関数発生回路で
は便宜的に７種類のファジィ・メンバーシップ関数が発
生するものとする。そしてこれらのメンバーシップ関数
のラベノμをＮＬ、ＮＭ。

ＮＳ、ＺＲ，ＰＳ、ＰＭおよびＰＬとし、これらはそれ
ぞれ負の大きな値（ｎｅｇａｔｉｖｅ　ｌａｒｇｅ）、
負の中くらいの値（ｎｅｇａｔｌｖｅ　ＩＩｅｄｉｕ＋
＋）　、負の小さな値（ｎｅｇａｔｉｖｅ　５ｆｆｌａ
ｌ　１）　、零（ｚｅｒｏ）　＊正の小さな値（ｐｏｓ
ｌｔｌｖｅ　ｓｍａｌｌ）　、正の中くらいの値（ｐｏ
ｓｉｔｉｖｅ　ｍｅｄｉｕｍ）および正の大きな値（ｐ
ｏｓｉｔｉｖｅ　ｌａｒｇｅ）という言語情報を表現す
るものとする。

第１図（Ｄ）に示されたファジィ・メモリ４０の機能は
ファジィ・メンバーシップ関数をストアすることにあり
、指定されたファジィ・メンバーシッブ関数を複数本の
信号ライン上における電圧分布または電流分布として出
力するものである。以下では、簡便のために電圧分布を
発生するファジィ・メモリについて述べるが、電圧源を
単に電流源に置換することによって電流分布を発生する
ファジィ・メモリを構成することができる。

複数のファジィ・メンバーシップ関数をストアしかつ読
出すことのできるファジィ・メモリのより詳しい基本概
念が第３図に示されている。ファジィ・メモリは、ファ
ジィ・メンバーシップ関数のラベルをストアするラベル
・メモリ（上述のバイナリイ・メモリ）４１．ラベル・
メモリ４１から読出されたラベルを表わすコードをスト
アするレジスタ４２およびラベルをファジィ化すること
によってラベルに対応した電圧分布を出力するメンバー
シップ関数発生回路４３から構成されている。ラベルと
はファジィ赤メンバーシップ関数を表わすワードと考え
てよい。ラベル・メモリ４１およびレジスタ４２はパイ
ナリイ普ディバイスである。

メンバーシップ関数発生回路４３は、複数の信号ライン
上に所定の電圧分布を発生する電圧分布発生回路４４１
発生した電圧分布を所定の出力信号ライン上に送り出す
ためのスイッチ・アレイ４５およびラベル・メモリ４１
から読出されたラベルを表わすコードを解読してスイッ
チ・アレイ４５のスイッチを制御するデコーダ４Ｇから
構成されている。電圧分布発生回路４４から発生する電
圧分布の形はあらかじめ定められているが、この電圧分
布の出力信号ライン、１−の位置がデコーダ４Ｂの出力
によって制御されるスイッチ・アレイ４５によって変化
させられる。したがって、ラベル・メモリ４１から読出
されたラベルに対応したファジィ・メンバーシップ関数
を表わす電圧分布が出力ラインに現われる。

このファジィ・メモリは、ファジィ・メンバーシップ関
数のグレード（各関数値）を多数のバイナリイ・コード
に変換して記憶するのではなく。

ファジィ・メンバーシップ関数のラベルを記憶している
ので、上述したようにバイナリイ・メモリ（メモリ４１
）の容量がきわめて少なくてすむ。たとえば、ストアす
べきファジィ・メンバーシップ関数の種類が８個以下で
あれば、それらのラベルは３ビツト・コードで表わされ
るので、１つのファジィ赤メンバーシップ関数を３ビツ
トでストアすることができる。また１通常のパイナリイ
Φメモリの９アクセス時間は、アナログ・メモリのそれ
に比べてきわめて高速であるので、高速読出しが可能で
ある。しかも、最終的にはアナログ電圧分布によって表
わされるファジィ・メンバーシップ関数を得ることがで
きる。さらに、バイナリイーコードによる記憶であるか
らノイズに対して強いという特徴もある。

以下にいくつかのファジィ会メンバーシップ関数発生回
路の具体例について説明するが、ここではファジィ・メ
ンバーシップ関数の変数の領域における点の数（ファジ
ィ集合の要素の数に対応）は２５に制限されているもの
とする。したがって。

ファジィ・メンバーシップ関数発生回路の出力端子は２
５個である。

（２）スイッチ・マトリクスを用いたファジィ・メンバ
ーシップ関数発生回路 第４図および第５図は、スイッチ・アレイとし。

てスイッチ・マトリクスを使用したファジィ・メンバー
シップ関数発生回路の例を示している。第４図において
、ファジィ・メンバーシップ関数発生回路のθ〜２４ま
で番号が付けられた出力端子の下方に、これらの出力端
子から出力される７種類のファジィ・メンバーシップ関
数が図示されている。

出力されるファジィ・メンバーシップ関数の値は、簡単
のために４レベルに量子化されている。

この４レベルは、たとえば０．　１．７．　３．３およ
び５、Ｏｖの電圧に対応する。この４つのレベルは電圧
分布発生回路４４Ａによって規定される。この回路４４
Ａには、　　１．７．　３．３および５．ＯＶの３つの
ファジィ真理値電圧源４４ａ、　４４ｂおよび４４ｃが
設けられている。またこの回路４４Ａから第４図で斜め
に引かれた５本の電圧ラインＶＬがのびており、中央の
ラインは電圧源４４ｃに、その両側のラインは電圧源４
４ｂに、最も外側の２本のラインは電圧源４４ａにそれ
ぞれ接続されている。

デコーダ４ＢＡは１オブ８デコーダである。このデコー
ダ４８Ａにはレジスタ４２から与えられるラベルを表わ
す３ビツト（Ｃ、Ｃ２，Ｃ３）のバイナリイ信号が入力
している。デコーダ４８Ａはこの人力信号の表わすコー
ドに応じて８つの出力端子のいずれかにＨレベルの信号
を出力する。８つの出力端子は、指定なしおよび上述の
７種類のラベルに対応している。たとえば、入力コード
信号が０００のときには指定なしの出力端子に、００１
のときにはＮＬの出力端子にそれぞれＨレベルの信号が
出力される。これらの出力端子からは、指定なしの出力
端子を除いて、第４図に水平なラインで示された信号ラ
インＳＬがのびている。

スイッチ◆マトリクス４５Ａにおいて、電圧ラインＶＬ
と信号ラインＳＬの所定の交差点から２５の出力端子に
出力ラインＯＬがのびている。これらの交差点に小さな
正方形で示された記号４５ａは。

第５図に示されているように、電圧ラインＶＬと出力ラ
インＯＬとの間に設けられかつ信号ラインＳＬの電圧に
よってオン、オフ制御されるスイッチであり、たとえば
ＭＯＳ　　ＦＥＴで構成される。１本の出力ラインＯＬ
に２つ以上のスイッチ４５ａを設けてももちろんよい。

すべての出力ラインＯＬはその出力端子側において抵抗
４５ｂを介して接地されている。

以上の構成において、ラベル・メモリ４１からあるファ
ジィ・メンバーシップ関数のラベルが読出され、レジス
タ４２を介してデコーダ４６Ａに与えられると、信号ラ
インＳＬのうちそのラベルに対応するものにＨレベルの
信号が現われ、その信号ラインに設けられたスイッチ４
５ａがオンとなる。この結果、オンとなったスイッチ４
５ａを通して電圧分布発生回路４４Ａの各電圧が出力ラ
インＯＬを経て対応する出力端子に現われるので、」：
記のファジィ・メンバーシップ関数を表わす電圧分布が
出力されることになる。

（３）バス・トランジスタ・アレイを用いたファジィ・
メンバーシップ関数発生回路 第６図および第７図は、スイッチ・アレイとしてバス・
トランジスタ・アレイ４５Ｂを用いたファジィ・メンバ
ーシップ関数発生回路を示している。

電圧分布発生回路４４Ｂは、メンバーシップ関数を１１
のレベルに量子化するために、ファジィ真理値電圧０．
０．　０．５．・・・、４，５および５．Ｏｖを発生す
る１０個の電圧源を備えている。これらはファジィ真理
値０．１／ｌｏ、・・・、９／１０および１にそれぞれ
対応する。またこの発生回路４４Ｂはラベル−ＺＨのメ
ンバーシップ関数の値がプログラムされたＦＲＯＭを備
えている。このＦＲＯＭには。

上記電圧源およびグランドに接続された電源ラインＶＬ
と、バス・トランジスタ争アレイ４５Ｂを経て出力端子
まで接続された出力ラインＯＬとが設けられている。Ｆ
ＲＯＭは上下の２層のＡ１層よりなり、第１層に出力ラ
インＯＬが、第２層に電源ラインＶＬがそれぞれ形成さ
れている。これら上下の２層は絶縁層たとえば光感性ポ
リイミドによって絶縁されている。これらの層の交叉点
にスルーホールを形成することによってファジィ争メン
バーシップ関数の形がプログラムされる。スルーホール
はマスクＲＯＭ技術を用いて形成することができるので
、任意の形のメンバーシップ関数がプログラムできる。

ラインＶＬとラインＯＬとの結節点を示す黒丸がスルー
ホールを示している。スルーホールが形成されている点
においてラインＶＬとラインＯＬとが接続され、ファジ
ィ真理値電圧がバス・トランジスタ・アレイ４５Ｂに転
送される。２つのラインＶ　Ｌ　１０　Ｌの結節点をフ
ィールドＲＯＭ技術、すなわち高電圧を印加することに
よって所望の交点を絶縁破壊することによって短絡する
ようにしてもよい。

バス・トランジスタ争アレイ４５Ｂは、電圧分布発生回
路４４Ｂからのびた出カラインＯＬ、デコーダ４６Ｂの
７つの出力端子に接続された信号ラインＳＬ、　　これ
らのラインの交点の電圧を左または右に４デイジツトま
たは８デイジツト分だけシフトさせるための斜めのライ
ンＢＬ、ならびに信号ラインＳＬと出力ラインＯＬおよ
び斜めラインＢＬとの交点にそれぞれ設けられ、かつ信
号ラインＳＬの電圧によって制御されるスイッチング素
子、ＰＭＯＳ　　ＦＥＴ４５ｃから構成されている。

このスイッチング素子４５ｃの接続の様子は第７図に示
されている。デコーダ４８Ｂに接続された７本の信号ラ
インＳＬまたはそれらのラインによって制御されるスイ
ッチング素子の列をそれぞれスイッチ列Ｓ　　、Ｓ２．
・・・Ｓ　とする。８１〜ＳフはこれらのラインＳＬ上
の信号をさすときもある。

スイッチ列Ｓ１は電圧分布発生回路４４Ｂにプログラム
されたメンバーシップ関数を４デイジツト左にシフトし
、スイッチ列Ｓ、Ｓ４およびＳ６は４デイジツト右に、
８デイジツト左に、および８デイジツト右にそれぞれシ
フトする。スイッチ列Ｓ　およびＳ５はプログラムされ
たメンバーシップ関数を右または左にシフトするもので
はなく、それを出力端子に直接に送り出す。スイッチ列
Ｓ７は接地されたスイッチ・アレイであって。

このスイッチＳ　がオン、他のスイッチ８１〜８６がオ
フのときにすべての出力端子をグランド・レベルに落と
す。

ファジィψメンバーシップ関数のラベルと信号Ｓ　　−
Ｓ７のバイナリイ・レベルとの関係が第８図に示されて
いる。デコーダ４８Ｂは、レジスタ４２からの３ビツト
のバイナリイ信号ＣＩ、Ｃ２１ｃ　　（ＯＶまたは＋５
Ｖ）を第８図に示すテープルにしたがって７ビツトのバ
イナリイ信号Ｓｌ〜Ｓ７　　（−５Ｖ　ｒＬｔｚベル」
または＋５ｖ「Ｈレベル」）に変換するものであり、具
体的には第９図に示されるようにＮＡＮＤゲート４７と
インバータ４８との組合せから構成される。

たとえば、ラベル・メモリ４１から読出されたラベルが
ＰＬの場合には、スイッチ列Ｓ　と８６がオンになる。

電圧分布発生回路４４Ｂにプログラムされたメンバーシ
ップ関数は、スイッチ列Ｓ３を通して４デイジツト右に
シフトされ、さらにスイッチ列Ｓ６を通して８デイジツ
ト右にシフトされる。したがって、プログラムされたメ
ンバーシップ関数は１２デイジツト右にシフトされ、出
力端子に現われるメンバーシップ関数はＰＬ（正の大き
な値）となる。

第６図において、電圧分布発生回路４４Ｂのグランド・
レベルに接続されたラインＶＬには、中央の２５本の出
力ラインＯＬに加えて、その左右において各１２本ずつ
の出力ラインＯＬに平行なうインと斜めラインＢＬとが
接続され、これらのラインと信号ラインＳＬとの交点に
スイッチ列Ｓ１゜ｓｓ、ｓ、Ｓ６が設けられている。こ
れ２　ｌ　　　３　　　４ は、プログラムされたメンバーシップ関数がどのように
シフトされようと、グランド串レベルの信号を出力端子
に確実に出力させるようにするためのものである。

パスやトランジスタφアレイ４５Ｂはファジィ真理値電
圧（θ〜５Ｖ）を減衰させることなく出力端子に通さな
ければならない。通常のＰ　Ｍ　ＯＳ回路では、もしフ
ァジィ真理値電圧がＰＭＯＳ　　ＦＥＴのスレシホール
ド電圧よりも低いときには。

ＰＭＯＳ　　ＦＥＴは、ゲート電圧Ｖｃ　　（デコーダ
の出力）がＯｖであれば、完全なオン状態にはならない
。ＰＭＯＳ　　ＦＥＴが完全にオン状態となるようにす
るために、Ｖｏを一５Ｖ程度にする必要がある。このた
めに、上述したようにデコーダ４０Ｂバー　５　Ｖ　（
Ｌ）　、　＋　５　Ｖ　（Ｈ）をとル出力ヲ発生するよ
うに構成されている。このような出力信号Ｓ　　−Ｓ７
を発生する第９図のデコーダを構成するＮＡＮＤゲート
４７の一例が第１０図に・示されている。

（４）ファジィ・メンバーシップ関数形の選択上述の説
明では、ファジィ・メンバーシップ関数は山形ないしは
三角形状のものとして示されている。しかしながら、メ
ンバーシップ関数としては種々のものが考えられるし、
必要に応じて異なる形のものを選択できるようにしてお
くことが好ましい。

第１１図は、第４図に示されるタイプのファジィ・メン
バーシップ関数発生回路に主に適用可能な電圧分布発生
回路であって、ファジィ・メンバーシップ関数形を選択
できるようにした回路を示している。いくつかの電圧源
４４ａ〜４４ｄに接続された電圧ラインＶＬに、山形な
いしは三角形状のファジィ・メンバーシップ関数形を表
わす電圧分布を出力するように結線された出力ラインＯ
ＬＩと１台形状の関数形を表わす電圧分布を出力するよ
うに結線された出力ラインＯＬ２とが設けられている。

これらのラインＯＬＩ、ＯＬ２にはそれぞれスイッチン
グ素子、ＮＭＯ３ＦＥＴ４９Ａ。

４９Ｂが接続され、これらのスイッチング素子の出力側
においてラインＯＬＩ、ＯＬ２は出力端子に接続される
出力ラインＯＬに接続されている。スイッチング素子４
９Ｂは選択信号Ｃによって直接に、素子４９Ａはインバ
ータ４９を介してそれぞれ制御される。

選択信号ＣがＬレベルの場合にはスイッチング索子４９
Ａがオンとなって、山形ないしは三角形状のファジィ・
メンバーシップ関数形を表わす電圧が出力ラインＯＬに
出力される。逆に信号Ｃ６がＨレベルの場合には素子４
９Ｂがオンとなるので台形の関数形を表わす電圧が出力
される。このようにして、ファジィ・メンバーシップ関
数形を選択することが可能となる。

第１１図の回路において、ＦＥＴ４９Ａ、４９Ｂのスレ
シホールド値電圧を”ｒｌｌ（通常ＩＶ程度）どすれば
、これらのＦＥＴを制御する選択信号Ｃ８のバイナリイ
・レベルは、ＬレベルがｖＴＨ以下。

ＨレベルがＶ　ＴＨ＋　５　Ｖ以上であればよい。ここ
で５Ｖは、最大電圧を発生する電圧源４４ｄの電圧であ
る。

電圧分布発生回路における発生電圧の分布形。

すなわちファジィ・メンバーシップ関数形は、７に赴し
た２つの形のみならず、３つ以」；の形をあらかじめ作
成しておいてこれらのうちから１つを選択できるように
することもできる。また、関数形の選択は第６図に示す
ファジィ・メンバーシップ関数発生回路にも適用可能で
あるのはいうまでもない。

（５）メンバーシップ関数発生回路の発展形態電圧分布
発生回路は複数のライン上に分布した電圧信号を発生す
る。したがって、１つの電圧分布発生回路の出力電圧を
複数のスイッチ・アレイ４５に与えることが可能である
。第１２図は、１つの電圧分布発生回路４４と、この出
力電圧が与えられる反数のスイッチ・アレイ４５とを含
むメンバーシップ関数発生回路を示している。各スイッ
チ・アレイ４５はそれぞれのデコーダ４Ｂによって駆動
される。各デコーダ４６には同じまたは異なるラベルの
コード信号が与えられる。したがって、このメンバーシ
ップ関数発生回路からは複数の同じまたは異なるファジ
ィ−メンバーシップ関数を表わす電圧分布を得ることが
できる。電流モードの回路ではこのように発展させるこ
とはできないので。

これは電圧モードの１つの特徴といえる。

なお、この発明によるファジィ・メンバーシップ関数発
生回路はファジィ・メモリに組込まれないそれ単独の形
態としても使用できるのはいうまでもない。

【図面の簡単な説明】 第１図（Ａ）〜（Ｄ）は９種々のタイプのファジィ・メ
モリを示すブロック図、第２図はファジィ・コンピュー
タの基本概念を与えるブロック図である。 第３図はファジィ・メモリの基本構成を示すブロック図
である。 第４図は、スイッチ・マトリクスを用いて実現したファ
ジィ・メンバーシップ関数発生回路を示す回路図、第５
図は第４図における記号の具体的構成を示すものである
。 第６図は、パス・トランジスタ・アレイを用いて実現し
たメンバーシップ関数発生回路を示す回路図、第７図は
第６図における記号の具体的構成を示すもの、第８図は
第６図におけるデコーダの動作を示すテーブル、第９図
は同デコーダの具体的構成を示す回路図、第１０図は第
９図の回路において用いられるＮＡＮＤゲートを示す回
路図である。 第１１図は、ファジィやメンバーシップ関数形を選択で
きる電圧分布発生回路を示す回路図である。 第１２図はメンバーシップ関数発生回路の発展形態を示
すブロック図である。 ４３・・・ファジィ・メンバーシップ関数発生回路。 ４４．４４Ａ、　４４Ｂ・・・電圧分布発生回路。 ４４ａ、　４４ｂ、　４４ｃ、　４４ｄ−・・電圧源。 ４５、４５Ａ、　４５Ｂ・・・スイッチ・アレイ。 ４９Ａ、４９Ｂ・・・スイッチング素子。 以　　上 特許出願人　　立石電機株式会社 代　理　人　　弁理士　牛久他用 （外１名） 第３図 第１２１！ｌ 第１図 ］ 第２図 第８図 第１０図 ５ｖ 第９図

Claims (2)

【特許請求の範囲】
1. （１）それぞれ形の異なる複数のメンバーシップ関数を
   表わす複数のライン上に分布した電気信号を発生する電
   気信号分布発生回路、および 上記複数の電気信号分布のうちいずれか１つを選択信号
   に応じて選択する選択スイッチ回路、を備えているメン
   バーシップ関数発生回路。
2. （２）選択スイッチによって選択された電気信号分布を
   所定の複数本の出力信号ライン上に送り出すスイッチ・
   アレイをさらに備えている特許請求の範囲第（１）項に
   記載のメンバーシップ関数発生回路。