JP3103416B2 - プライオリティ・エンコーダ - Google Patents
プライオリティ・エンコーダInfo
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- JP3103416B2 JP3103416B2 JP04003404A JP340492A JP3103416B2 JP 3103416 B2 JP3103416 B2 JP 3103416B2 JP 04003404 A JP04003404 A JP 04003404A JP 340492 A JP340492 A JP 340492A JP 3103416 B2 JP3103416 B2 JP 3103416B2
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Description
【０００１】
【産業上の利用分野】本発明は、プライオリティ・エン
コーダ（優先度付符号化回路）に関し、詳しくは、連想
メモリ（内容アクセスメモリ： Content Addressable M
emory ：ＣＡＭ）等の複数の一致アドレス信号を予め定
められた優先度に従って順番にエンコードして行き、バ
イナリーのアドレス出力を得るために使用されるプライ
オリティ・エンコーダに関するものである。
コーダ（優先度付符号化回路）に関し、詳しくは、連想
メモリ（内容アクセスメモリ： Content Addressable M
emory ：ＣＡＭ）等の複数の一致アドレス信号を予め定
められた優先度に従って順番にエンコードして行き、バ
イナリーのアドレス出力を得るために使用されるプライ
オリティ・エンコーダに関するものである。
【０００２】
【従来の技術】従来より検索データと記憶データの一致
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、連想メモリ（ associative memory ）、すな
わち完全並列型ＣＡＭ（内容アクセス・メモリ： Conte
nt Addressable Memory ）が良く知られている（菅野卓
雄監修、飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」培風
館、Ｐ１７６〜Ｐ１７７参照）。
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、連想メモリ（ associative memory ）、すな
わち完全並列型ＣＡＭ（内容アクセス・メモリ： Conte
nt Addressable Memory ）が良く知られている（菅野卓
雄監修、飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」培風
館、Ｐ１７６〜Ｐ１７７参照）。
【０００３】連想メモリ（ＣＡＭ）は物理的なメモリア
ドレスによってではなく、内容によって検索される。従
って、ＣＡＭの基本機能は通常のメモリとは逆に検索デ
ータを入力し、その検索データと一致したデータが記憶
されているワードのアドレスを出力するものである。し
かし、一致するワードは１つに限られているわけではな
く、複数のワードで一致する場合がある。このように複
数のワードで一致が得られた場合には、普通のエンコー
ダでは正しいエンコード出力が得られない。このため、
通常のバイナリーエンコーダに信号を印加する前に適当
な順番をつけて、１つの信号だけがＯＮ電位になり、ク
ロック信号で同期をとって順次切り替えて出力するよう
にする必要がある。
ドレスによってではなく、内容によって検索される。従
って、ＣＡＭの基本機能は通常のメモリとは逆に検索デ
ータを入力し、その検索データと一致したデータが記憶
されているワードのアドレスを出力するものである。し
かし、一致するワードは１つに限られているわけではな
く、複数のワードで一致する場合がある。このように複
数のワードで一致が得られた場合には、普通のエンコー
ダでは正しいエンコード出力が得られない。このため、
通常のバイナリーエンコーダに信号を印加する前に適当
な順番をつけて、１つの信号だけがＯＮ電位になり、ク
ロック信号で同期をとって順次切り替えて出力するよう
にする必要がある。
【０００４】このため、プライオリティ・エンコーダ
（優先度付アドレスエンコーダ）が用いられている。例
えば、従来のプライオリティ・エンコーダ１００は、図
１２に示すように複数のインバータ１０２とＮＡＮＤゲ
ート１０４とを組み合わせて、入力信号Ａ3 ，Ａ2 ，Ａ
1 ，Ａ0 のうちＡ3 が最もプライオリティ（優先度）が
高くＡ2 ，Ａ1 の順に低くなりＡ0 が最もプライオリテ
ィが低いとするとき、たとえ入力信号Ａ3 〜Ａ0 に複数
の一致信号“１”Ｈ（ハイ）が入力されたとしても、入
力信号が“１”であるアドレスのうち最も優先度の高い
アドレスを出力するものである。すなわち、このプライ
オリティ・エンコーダ１００は、例えば、Ａ3 ＝“０”
で、Ａ2 ＝“１”であれば、これよりも優先度の低い入
力信号Ａ1、Ａ0 が何であってもすなわち“１”Ｈ（ハ
イ）（一致）であっても“０”Ｌ（ロウ）（不一致）で
あってもその信号値にかかわらず、最も優先度の高い入
力信号Ａ2 のアドレス（Ｎ，Ｘ1 ，Ｘ0 ）＝（０，１，
０）を出力するように構成されている。
（優先度付アドレスエンコーダ）が用いられている。例
えば、従来のプライオリティ・エンコーダ１００は、図
１２に示すように複数のインバータ１０２とＮＡＮＤゲ
ート１０４とを組み合わせて、入力信号Ａ3 ，Ａ2 ，Ａ
1 ，Ａ0 のうちＡ3 が最もプライオリティ（優先度）が
高くＡ2 ，Ａ1 の順に低くなりＡ0 が最もプライオリテ
ィが低いとするとき、たとえ入力信号Ａ3 〜Ａ0 に複数
の一致信号“１”Ｈ（ハイ）が入力されたとしても、入
力信号が“１”であるアドレスのうち最も優先度の高い
アドレスを出力するものである。すなわち、このプライ
オリティ・エンコーダ１００は、例えば、Ａ3 ＝“０”
で、Ａ2 ＝“１”であれば、これよりも優先度の低い入
力信号Ａ1、Ａ0 が何であってもすなわち“１”Ｈ（ハ
イ）（一致）であっても“０”Ｌ（ロウ）（不一致）で
あってもその信号値にかかわらず、最も優先度の高い入
力信号Ａ2 のアドレス（Ｎ，Ｘ1 ，Ｘ0 ）＝（０，１，
０）を出力するように構成されている。
【０００５】このようなプライオリティ・エンコーダ
は、真理値表をそのままＮＡＮＤゲート１０４を用いて
実現したもので、入力信号に複数の１が存在していたと
しても必ず最も優先度の高い入力信号のアドレス出力が
得られるが、入力信号数が増えるに従って、急激に回路
構成が複雑になり、従って、必要なゲートなどの素子数
が膨大になってしまうという問題があった。例えば、こ
のようなプライオリティ・エンコーダにおいては、優先
度の低い入力信号のゲートにはそれより優先度の高いす
べての入力信号が入力される構成であるので、最も低い
優先度の入力信号の部分に設けられるＮＡＮＤゲートに
はすべての入力信号が入力されることになり、入力信号
の数が増大すると、このゲートは１段で組むのは不可能
で、多段にする必要があり、素子数は急激に増大する。
は、真理値表をそのままＮＡＮＤゲート１０４を用いて
実現したもので、入力信号に複数の１が存在していたと
しても必ず最も優先度の高い入力信号のアドレス出力が
得られるが、入力信号数が増えるに従って、急激に回路
構成が複雑になり、従って、必要なゲートなどの素子数
が膨大になってしまうという問題があった。例えば、こ
のようなプライオリティ・エンコーダにおいては、優先
度の低い入力信号のゲートにはそれより優先度の高いす
べての入力信号が入力される構成であるので、最も低い
優先度の入力信号の部分に設けられるＮＡＮＤゲートに
はすべての入力信号が入力されることになり、入力信号
の数が増大すると、このゲートは１段で組むのは不可能
で、多段にする必要があり、素子数は急激に増大する。
【０００６】このため、複数のアドレスに１が存在する
入力信号から最も優先度の高いアドレスだけを１とし、
他のアドレスの入力信号はすべて０である信号を出力す
る回路、本明細書ではプライオリティ回路と呼ぶが、す
なわち、このプライオリティを付ける部分をプライオリ
ティ回路として分離し、後は、ここで出力された１つの
アドレスのみが１である信号（優先度付信号）を普通の
アドレスエンコーダでエンコードするように構成したプ
ライオリティ・エンコーダが特公平０２−４７０３８号
公報に開示されている。ここに開示されたプライオリテ
ィ回路は、図１３に示すように各信号入力端子毎に設け
られる符号化回路要素は優先度の高低にかかわらずすべ
ての端子について同一の回路構成を有している。このよ
うなプライオリティ回路は、一方の側にあるアドレス、
図示例では下側にあるアドレスほど優先度が高くなるよ
うに構成されている。
入力信号から最も優先度の高いアドレスだけを１とし、
他のアドレスの入力信号はすべて０である信号を出力す
る回路、本明細書ではプライオリティ回路と呼ぶが、す
なわち、このプライオリティを付ける部分をプライオリ
ティ回路として分離し、後は、ここで出力された１つの
アドレスのみが１である信号（優先度付信号）を普通の
アドレスエンコーダでエンコードするように構成したプ
ライオリティ・エンコーダが特公平０２−４７０３８号
公報に開示されている。ここに開示されたプライオリテ
ィ回路は、図１３に示すように各信号入力端子毎に設け
られる符号化回路要素は優先度の高低にかかわらずすべ
ての端子について同一の回路構成を有している。このよ
うなプライオリティ回路は、一方の側にあるアドレス、
図示例では下側にあるアドレスほど優先度が高くなるよ
うに構成されている。
【０００７】すなわち、図１３に示すプライオリティ回
路１１０は、各信号入力端子ＩＮ０，ＩＮ１，ＩＮ２か
ら入力される入力信号で制御される（入力信号がゲート
に入力される）ＰチャンネルＭＯＳトランジスタ１１２
0 ，１１２1 ，１１２2 をシリアルに接続し、図中下端
部の伝搬制御信号入力端子Ｐ0 を“１”（Ｈ）とし、各
トランジスタ間（図中各々の上側に）に、前記入力信号
でこれらのＰＭＯＳトランジスタ１１２0 〜１１２2 と
排他的（逆）に制御されるＮチャンネルＭＯＳトランジ
スタ１１４0 ，１１４1 ，１１４2 に接続し、他端を接
地（“０”Ｌ電位に固定）し、各ＰＭＯＳトランジスタ
１１２0 ，１１２1 ，１１２2 の下側、すなわち各符号
化回路要素の伝搬制御信号入力端子Ｐ0 ，Ｐ1 ，Ｐ2 の
信号と各信号入力端子ＩＮ０，ＩＮ１，ＩＮ２にそれぞ
れＮＭＯＳトランジスタを介して接続されたノードＱ
0 ，Ｑ1 ，Ｑ2 の信号との論理積をとるＡＮＤゲート１
１６ 0 ，１１６1 ，１１６2 を設け、この結果をＯＵＴ
０，ＯＵＴ１，ＯＵＴ２から出力するものである。ここ
で、ＩＮ０，ＩＮ１，ＩＮ２の複数に１が入力されたと
しても、例えば、ＩＮ０＝“０”，ＩＮ１＝ＩＮ２＝
“１”であったとすると、まずクロック信号Ｃ1 によっ
てノードＱ0 ，Ｑ1 ，Ｑ2 の信号状態は（Ｑ0 ，Ｑ1 ，
Ｑ2 ）＝（０，１，１）となり、ＰＭＯＳトランジスタ
１１２0 ，１１２ 1 ，１１２2 はオン，オフ，オフ、Ｎ
ＭＯＳトランジスタ１１４0 ，１１４1 ，１１４2 はオ
フ，オン，オン、伝搬制御信号入力端子（Ｐ0 ，Ｐ1 ，
Ｐ2 ）＝（１，１，０）となり、その結果、出力端子
（ＯＵＴ２，ＯＵＴ１，ＯＵＴ０）＝（０，１，０）と
なり、出力信号（０，１，０）が出力される。すなわ
ち、優先度の高いＩＮ１＝“１”に対する出力信号
（０，１，０）が、まず第１に出力される。
路１１０は、各信号入力端子ＩＮ０，ＩＮ１，ＩＮ２か
ら入力される入力信号で制御される（入力信号がゲート
に入力される）ＰチャンネルＭＯＳトランジスタ１１２
0 ，１１２1 ，１１２2 をシリアルに接続し、図中下端
部の伝搬制御信号入力端子Ｐ0 を“１”（Ｈ）とし、各
トランジスタ間（図中各々の上側に）に、前記入力信号
でこれらのＰＭＯＳトランジスタ１１２0 〜１１２2 と
排他的（逆）に制御されるＮチャンネルＭＯＳトランジ
スタ１１４0 ，１１４1 ，１１４2 に接続し、他端を接
地（“０”Ｌ電位に固定）し、各ＰＭＯＳトランジスタ
１１２0 ，１１２1 ，１１２2 の下側、すなわち各符号
化回路要素の伝搬制御信号入力端子Ｐ0 ，Ｐ1 ，Ｐ2 の
信号と各信号入力端子ＩＮ０，ＩＮ１，ＩＮ２にそれぞ
れＮＭＯＳトランジスタを介して接続されたノードＱ
0 ，Ｑ1 ，Ｑ2 の信号との論理積をとるＡＮＤゲート１
１６ 0 ，１１６1 ，１１６2 を設け、この結果をＯＵＴ
０，ＯＵＴ１，ＯＵＴ２から出力するものである。ここ
で、ＩＮ０，ＩＮ１，ＩＮ２の複数に１が入力されたと
しても、例えば、ＩＮ０＝“０”，ＩＮ１＝ＩＮ２＝
“１”であったとすると、まずクロック信号Ｃ1 によっ
てノードＱ0 ，Ｑ1 ，Ｑ2 の信号状態は（Ｑ0 ，Ｑ1 ，
Ｑ2 ）＝（０，１，１）となり、ＰＭＯＳトランジスタ
１１２0 ，１１２ 1 ，１１２2 はオン，オフ，オフ、Ｎ
ＭＯＳトランジスタ１１４0 ，１１４1 ，１１４2 はオ
フ，オン，オン、伝搬制御信号入力端子（Ｐ0 ，Ｐ1 ，
Ｐ2 ）＝（１，１，０）となり、その結果、出力端子
（ＯＵＴ２，ＯＵＴ１，ＯＵＴ０）＝（０，１，０）と
なり、出力信号（０，１，０）が出力される。すなわ
ち、優先度の高いＩＮ１＝“１”に対する出力信号
（０，１，０）が、まず第１に出力される。
【０００８】次に、出力信号（０，１，０）が入力され
るＮＭＯＳトランジスタからなるリセット回路１１８
0 ，１１８1 ，１１８2 によってノード（Ｑ0 ，Ｑ1 ，
Ｑ2 ）＝（０，０，１）、すなわち、出力信号が“１”
であるノードＱ1 だけがリセットされて“１”から
“０”となる。このため、ＰＭＯＳトランジスタ１１２
1 はオフからオンに、ＮＭＯＳトランジスタ１１４1 は
オンからオフになり、すなわち伝搬制御信号“１”は、
端子Ｐ2 まで伝搬され、伝搬制御信号入力端子Ｐ2 ＝１
となって、出力端子（ＯＵＴ２，ＯＵＴ１，ＯＵＴ０）
＝（１，０，０）となり、次の優先度のＩＮ２＝“１”
に対する出力信号（１，０，０）が出力される。こうし
て信号入力端子ＩＮ０〜ＩＮ２に複数“１”が入力され
ていた場合にも下側にあるものを優先的に選び、出力端
子ＯＵＴ０〜ＯＵＴ２のいずれか１つだけが“１”とな
る信号を順次出力する。ここで、１つのアドレスだけが
１となっている出力信号（０，１，０）および（１，
０，０）は、例えば、図１１に示す従来のアドレスエン
コーダ９０などによって、エンコードされる。さらに入
力数が増加しても、全く同様のプライオリティ回路要素
を加え、同様の動作を行わせればよい。
るＮＭＯＳトランジスタからなるリセット回路１１８
0 ，１１８1 ，１１８2 によってノード（Ｑ0 ，Ｑ1 ，
Ｑ2 ）＝（０，０，１）、すなわち、出力信号が“１”
であるノードＱ1 だけがリセットされて“１”から
“０”となる。このため、ＰＭＯＳトランジスタ１１２
1 はオフからオンに、ＮＭＯＳトランジスタ１１４1 は
オンからオフになり、すなわち伝搬制御信号“１”は、
端子Ｐ2 まで伝搬され、伝搬制御信号入力端子Ｐ2 ＝１
となって、出力端子（ＯＵＴ２，ＯＵＴ１，ＯＵＴ０）
＝（１，０，０）となり、次の優先度のＩＮ２＝“１”
に対する出力信号（１，０，０）が出力される。こうし
て信号入力端子ＩＮ０〜ＩＮ２に複数“１”が入力され
ていた場合にも下側にあるものを優先的に選び、出力端
子ＯＵＴ０〜ＯＵＴ２のいずれか１つだけが“１”とな
る信号を順次出力する。ここで、１つのアドレスだけが
１となっている出力信号（０，１，０）および（１，
０，０）は、例えば、図１１に示す従来のアドレスエン
コーダ９０などによって、エンコードされる。さらに入
力数が増加しても、全く同様のプライオリティ回路要素
を加え、同様の動作を行わせればよい。
【０００９】
【発明が解決しようとする課題】ところで、図１３に示
すプライオリティ回路は、いずれのプライオリティ回路
要素も均一な回路構成を有するもので、これに図１１に
示す従来のアドレスエンコーダ９０と組み合わせてプラ
イオリティ・エンコーダとして用いても、図１２に示す
プライオリティ・エンコーダに比べ、構成、特に優先度
の低い部分の回路構成に比べて、素子数も少なく、比較
的高速で作動するが、大容量ＣＡＭに対して入力数が増
大すると、上述のプライオリティ回路要素が必要な入力
数と同じ数だけ接続される。このため、これに応じて下
から上に向ってシリアルに接続されたＰＭＯＳトランジ
スタ１１２を、プライオリティを決定する伝搬制御信号
が伝わる必要があるため、入力数が増大するにつれて１
つのアドレスだけが１となっている出力信号が出力さ
れ、その出力を用いるリセット回路１１８によってリセ
ットされてからのプライオリティの変化が遅くなる。す
なわち、次のプライオリティを持つ出力信号が出るまで
時間がかかるという問題があった。
すプライオリティ回路は、いずれのプライオリティ回路
要素も均一な回路構成を有するもので、これに図１１に
示す従来のアドレスエンコーダ９０と組み合わせてプラ
イオリティ・エンコーダとして用いても、図１２に示す
プライオリティ・エンコーダに比べ、構成、特に優先度
の低い部分の回路構成に比べて、素子数も少なく、比較
的高速で作動するが、大容量ＣＡＭに対して入力数が増
大すると、上述のプライオリティ回路要素が必要な入力
数と同じ数だけ接続される。このため、これに応じて下
から上に向ってシリアルに接続されたＰＭＯＳトランジ
スタ１１２を、プライオリティを決定する伝搬制御信号
が伝わる必要があるため、入力数が増大するにつれて１
つのアドレスだけが１となっている出力信号が出力さ
れ、その出力を用いるリセット回路１１８によってリセ
ットされてからのプライオリティの変化が遅くなる。す
なわち、次のプライオリティを持つ出力信号が出るまで
時間がかかるという問題があった。
【００１０】そこで、本発明は、上記従来技術の問題点
を解消し、連想メモリ（ＣＡＭ）において、一致信号が
出力される複数のアドレスを１つずつ順次出力するため
の、簡単な構成を持ち、少ない素子で構成され、しかも
高速に作動する、大容量ＣＡＭにも適用可能なプライオ
リティ・エンコーダを提供することを目的とする。
を解消し、連想メモリ（ＣＡＭ）において、一致信号が
出力される複数のアドレスを１つずつ順次出力するため
の、簡単な構成を持ち、少ない素子で構成され、しかも
高速に作動する、大容量ＣＡＭにも適用可能なプライオ
リティ・エンコーダを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、複数の入力信号の中に少な
くとも２つのアドレスにコード化すべき信号が含まれて
いる場合に、前記入力信号を１つのアドレスのみにコー
ド化すべき信号が含まれている出力信号に分け、所定の
優先度を付けて順次出力するプライオリティ手段と、当
該プライオリティ手段により優先度を付けて出力された
前記１つのアドレスのみにコード化すべき信号が含まれ
ている出力信号を入力信号として受け、そのアドレスを
コード化して出力するエンコード手段とをそれぞれ分離
して有するプライオリティ・エンコーダであって、前記
プライオリティ手段を、前記複数の入力信号よりも少な
い数の入力信号を入力とする小単位のプライオリティ回
路を用いて階層構造化し、下位階層の小単位プライオリ
ティ回路の論理和出力を上位階層の小単位プライオリテ
ィ回路の１つの入力信号とし、この１つの入力信号のア
ドレスに対応するアドレスにおける上位階層のプライオ
リティ回路の出力信号を前記下位階層のプライオリティ
回路のイネーブル信号としたことを特徴とするプライオ
リティ・エンコーダを提供するものである。
に、本発明の第１の態様は、複数の入力信号の中に少な
くとも２つのアドレスにコード化すべき信号が含まれて
いる場合に、前記入力信号を１つのアドレスのみにコー
ド化すべき信号が含まれている出力信号に分け、所定の
優先度を付けて順次出力するプライオリティ手段と、当
該プライオリティ手段により優先度を付けて出力された
前記１つのアドレスのみにコード化すべき信号が含まれ
ている出力信号を入力信号として受け、そのアドレスを
コード化して出力するエンコード手段とをそれぞれ分離
して有するプライオリティ・エンコーダであって、前記
プライオリティ手段を、前記複数の入力信号よりも少な
い数の入力信号を入力とする小単位のプライオリティ回
路を用いて階層構造化し、下位階層の小単位プライオリ
ティ回路の論理和出力を上位階層の小単位プライオリテ
ィ回路の１つの入力信号とし、この１つの入力信号のア
ドレスに対応するアドレスにおける上位階層のプライオ
リティ回路の出力信号を前記下位階層のプライオリティ
回路のイネーブル信号としたことを特徴とするプライオ
リティ・エンコーダを提供するものである。
【００１２】ここで、前記プライオリティ回路は、前記
プライオリティ回路は、複数のプライオリティ回路要素
列で構成され、このプライオリティ回路要素列は、信号
入力端子と、この信号入力端子に入力された入力信号を
用いて前または後のプライオリティ回路要素列への伝搬
制御信号を生成する第１のスイッチ回路と、前記入力信
号によって前記第１のスイッチ回路と排他的に制御さ
れ、後または前のプライオリティ回路要素列から伝搬さ
れてくる伝搬制御信号をそれぞれ前または後のプライオ
リティ回路要素列に伝搬する第２のスイッチ回路と、当
該プライオリティ回路要素列の前後の伝搬制御信号の
間、もしくは、これらの伝搬制御信号の一方と前記入力
信号との論理演算を行ない、その結果を前記イネーブル
信号が活性化された時に出力する論理演算手段とを有す
るものであるのが好ましい。
プライオリティ回路は、複数のプライオリティ回路要素
列で構成され、このプライオリティ回路要素列は、信号
入力端子と、この信号入力端子に入力された入力信号を
用いて前または後のプライオリティ回路要素列への伝搬
制御信号を生成する第１のスイッチ回路と、前記入力信
号によって前記第１のスイッチ回路と排他的に制御さ
れ、後または前のプライオリティ回路要素列から伝搬さ
れてくる伝搬制御信号をそれぞれ前または後のプライオ
リティ回路要素列に伝搬する第２のスイッチ回路と、当
該プライオリティ回路要素列の前後の伝搬制御信号の
間、もしくは、これらの伝搬制御信号の一方と前記入力
信号との論理演算を行ない、その結果を前記イネーブル
信号が活性化された時に出力する論理演算手段とを有す
るものであるのが好ましい。
【００１３】本発明の第２の態様は、上記プライオリテ
ィ・エンコーダであって、前記プライオリティ手段はＮ
階層からなり、最上位階層の小単位プライオリティ回路
の入力信号数が２a （ａ≧１）、最下位階層の小単位プ
ライオリティ回路の入力信号数が２b （ｂ≧１）、中間
階層の小単位プライオリティ回路が（Ｎ−２（Ｎ≧
２））階層であり、その入力信号数が２c （ｃ≧０）で
あるとする時に、前記エンコード手段は、前記最上位階
層のプライオリティ回路の２a 本の出力に取り付けら
れ、前記コード化すべき信号のアドレスの上位ａビット
をコード化する上位エンコード回路と、前記最下位階層
のプライオリティ回路の２b 本の出力に取り付けられ、
前記アドレスの下位ｂビットをコード化する下位エンコ
ード回路と、前記中間階層のプライオリティ回路の２c
本の出力にそれぞれ取り付けられ、前記アドレスの中間
のＣビットをコード化するＮ−２の中間エンコード回路
とを有することを特徴とするプライオリティ・エンコー
ダを提供するものである。
ィ・エンコーダであって、前記プライオリティ手段はＮ
階層からなり、最上位階層の小単位プライオリティ回路
の入力信号数が２a （ａ≧１）、最下位階層の小単位プ
ライオリティ回路の入力信号数が２b （ｂ≧１）、中間
階層の小単位プライオリティ回路が（Ｎ−２（Ｎ≧
２））階層であり、その入力信号数が２c （ｃ≧０）で
あるとする時に、前記エンコード手段は、前記最上位階
層のプライオリティ回路の２a 本の出力に取り付けら
れ、前記コード化すべき信号のアドレスの上位ａビット
をコード化する上位エンコード回路と、前記最下位階層
のプライオリティ回路の２b 本の出力に取り付けられ、
前記アドレスの下位ｂビットをコード化する下位エンコ
ード回路と、前記中間階層のプライオリティ回路の２c
本の出力にそれぞれ取り付けられ、前記アドレスの中間
のＣビットをコード化するＮ−２の中間エンコード回路
とを有することを特徴とするプライオリティ・エンコー
ダを提供するものである。
【００１４】また、本発明の第３の態様は、上記プライ
オリティ・エンコーダであって、前記プライオリティ回
路と、前記下位エンコード回路、（Ｎ−２）の中間エン
コード回路および前記上位エンコード回路の少なくとも
１つとの間に部分エンコーダを設けたことを特徴とする
プライオリティ・エンコーダを提供するものである。
オリティ・エンコーダであって、前記プライオリティ回
路と、前記下位エンコード回路、（Ｎ−２）の中間エン
コード回路および前記上位エンコード回路の少なくとも
１つとの間に部分エンコーダを設けたことを特徴とする
プライオリティ・エンコーダを提供するものである。
【００１５】また、本発明の第４の態様は、上記各態様
のプライオリティ・エンコーダであって、前記プライオ
リティ回路は、前記優先度を一つの方向あるいは逆方向
に選択的に定義できるものであることを特徴とするプラ
イオリティ・エンコーダを提供するものである。
のプライオリティ・エンコーダであって、前記プライオ
リティ回路は、前記優先度を一つの方向あるいは逆方向
に選択的に定義できるものであることを特徴とするプラ
イオリティ・エンコーダを提供するものである。
【００１６】上記各態様において、前記プライオリティ
回路は、前記最下位または最上位のプライオリティ回路
要素列から出力される前記伝搬制御信号を前記論理和出
力とするのが好ましく、また、前記プライオリティ回路
は、入力されるすべての前記入力信号を直接論理演算し
て論理和出力として出力する手段を有するものであるの
が好ましい。
回路は、前記最下位または最上位のプライオリティ回路
要素列から出力される前記伝搬制御信号を前記論理和出
力とするのが好ましく、また、前記プライオリティ回路
は、入力されるすべての前記入力信号を直接論理演算し
て論理和出力として出力する手段を有するものであるの
が好ましい。
【００１７】
【発明の作用】本発明の第１の態様のプライオリティ・
エンコーダは、１つの入力信号に対するプライオリティ
回路要素（プライオリティ（優先度）を付けるための回
路単位）を構成素子数が少なくなるような回路、例え
ば、入力信号によって互いに排他的（逆）に動作するト
ランジスタを用い、これらのうちの一方のシリアル接続
されるトランジスタの前および／または後における伝搬
制御信号の伝搬状態もしくは入力信号の信号状態を論理
演算手段によって検出して、プライオリティをもつ、１
つのアドレスのみが“１”である出力信号を出力するこ
とができる回路によって構成し、この回路要素を複数集
めて（積層化して）グループ化して小単位のプライオリ
ティ回路を構成し、これらの小単位のプライオリティ回
路を所要数だけ用いて階層的にグループ化するものであ
る。
エンコーダは、１つの入力信号に対するプライオリティ
回路要素（プライオリティ（優先度）を付けるための回
路単位）を構成素子数が少なくなるような回路、例え
ば、入力信号によって互いに排他的（逆）に動作するト
ランジスタを用い、これらのうちの一方のシリアル接続
されるトランジスタの前および／または後における伝搬
制御信号の伝搬状態もしくは入力信号の信号状態を論理
演算手段によって検出して、プライオリティをもつ、１
つのアドレスのみが“１”である出力信号を出力するこ
とができる回路によって構成し、この回路要素を複数集
めて（積層化して）グループ化して小単位のプライオリ
ティ回路を構成し、これらの小単位のプライオリティ回
路を所要数だけ用いて階層的にグループ化するものであ
る。
【００１８】ここで、仮に、Ｍ個のプライオリティ回路
要素をＮ階層にした場合の可能な入力信号数はＭN とな
る。従って、本発明のプライオリティ・エンコーダで
は、この時、プライオリティが変化するのに、小単位の
プライオリティ回路内ではＭ2のオーダーの時間がかか
り、これがＮ階層になっているので全体でＭ2 ・Ｎのオ
ーダーの時間がかかる。これに対し、特公平０２−４７
０３８号公報に開示された符号化回路のように、グルー
プ化しないで単階層とした場合には、全入力信号数がＭ
N であるとすると、（ＭN ）2 ＝Ｍ2Nのオーダーがかか
ることになる。従って、本発明によれば、従来に比べ大
容量ＣＡＭに適用する場合のように全入力信号数が多い
場合には、特に、プライオリティの変化を非常に速くす
ることができる。また、階層数Ｎがそれほど大きくなけ
れば、単階層の場合に比べてもそれほど多くの階層化の
ための素子を使う必要はない。このようにして、複数の
一致信号が存在する多数の入力信号から、優先度の高い
順に１つのアドレスにのみ一致信号が存在する出力信
号、すなわちプライオリティをつけた信号を選び出し、
順次出力することができる。この後、選び出された出力
信号を１つずつコード化（エンコード）して行く。こう
して、本発明によれば、素子数が少なく、かつ高速なプ
ライオリティ・エンコーダを実現できる。
要素をＮ階層にした場合の可能な入力信号数はＭN とな
る。従って、本発明のプライオリティ・エンコーダで
は、この時、プライオリティが変化するのに、小単位の
プライオリティ回路内ではＭ2のオーダーの時間がかか
り、これがＮ階層になっているので全体でＭ2 ・Ｎのオ
ーダーの時間がかかる。これに対し、特公平０２−４７
０３８号公報に開示された符号化回路のように、グルー
プ化しないで単階層とした場合には、全入力信号数がＭ
N であるとすると、（ＭN ）2 ＝Ｍ2Nのオーダーがかか
ることになる。従って、本発明によれば、従来に比べ大
容量ＣＡＭに適用する場合のように全入力信号数が多い
場合には、特に、プライオリティの変化を非常に速くす
ることができる。また、階層数Ｎがそれほど大きくなけ
れば、単階層の場合に比べてもそれほど多くの階層化の
ための素子を使う必要はない。このようにして、複数の
一致信号が存在する多数の入力信号から、優先度の高い
順に１つのアドレスにのみ一致信号が存在する出力信
号、すなわちプライオリティをつけた信号を選び出し、
順次出力することができる。この後、選び出された出力
信号を１つずつコード化（エンコード）して行く。こう
して、本発明によれば、素子数が少なく、かつ高速なプ
ライオリティ・エンコーダを実現できる。
【００１９】本発明の第２の態様のプライオリティ・エ
ンコーダは、階層化されたプライオリティ手段の各階層
の小単位のプライオリティ回路に各階層毎に取り付けら
れたエンコード回路によって所要のビット数のコード化
を行う。従って、本態様によれば、入力信号のプライオ
リティ付けを高速化するのみならず、出力される出力信
号のコード化も高速化することができ、全体の動作を大
幅に高速化することができる。
ンコーダは、階層化されたプライオリティ手段の各階層
の小単位のプライオリティ回路に各階層毎に取り付けら
れたエンコード回路によって所要のビット数のコード化
を行う。従って、本態様によれば、入力信号のプライオ
リティ付けを高速化するのみならず、出力される出力信
号のコード化も高速化することができ、全体の動作を大
幅に高速化することができる。
【００２０】本発明の第３の態様のプライオリティ・エ
ンコーダは、前記各階層の小単位のプライオリティ回路
に対してエンコード回路を、プライオリティ回路毎に部
分エンコーダを介して取り付けることにより、エンコー
ド回路のアドレス線に継がるトランジスタの数を削減す
ることができ、さらにエンコード動作の、ひいては全体
の動作の高速化をも図ることができる。
ンコーダは、前記各階層の小単位のプライオリティ回路
に対してエンコード回路を、プライオリティ回路毎に部
分エンコーダを介して取り付けることにより、エンコー
ド回路のアドレス線に継がるトランジスタの数を削減す
ることができ、さらにエンコード動作の、ひいては全体
の動作の高速化をも図ることができる。
【００２１】本発明の第４の態様のプライオリティ・エ
ンコーダは、単階層であっても多階層であっても前記プ
ライオリティ回路のグループ化されたプライオリティ回
路要素においてシリアルに接続されたトランジスタの伝
搬制御入力信号の伝搬する方向を制御可能とし、前記論
理演算手段を排他的論理和（イクスクルーシブ（exclus
ive ）ＯＲ）回路を用いて構成することにより、プライ
オリティの方向を双方向で切り換えて用いることができ
る。従って本態様によれば大容量ＣＡＭなどの特定の検
索や双方向検索などを自由に行うことができる。
ンコーダは、単階層であっても多階層であっても前記プ
ライオリティ回路のグループ化されたプライオリティ回
路要素においてシリアルに接続されたトランジスタの伝
搬制御入力信号の伝搬する方向を制御可能とし、前記論
理演算手段を排他的論理和（イクスクルーシブ（exclus
ive ）ＯＲ）回路を用いて構成することにより、プライ
オリティの方向を双方向で切り換えて用いることができ
る。従って本態様によれば大容量ＣＡＭなどの特定の検
索や双方向検索などを自由に行うことができる。
【００２２】
【実施例】以下に、本発明に係るプライオリティ・エン
コーダを添付の図面に示す好適実施例に基づいて詳細に
説明する。
コーダを添付の図面に示す好適実施例に基づいて詳細に
説明する。
【００２３】図１は、本発明の第１の態様のプライオリ
ティ・エンコーダの一実施例の概略図である。同図に示
すように本発明のプライオリティ・エンコーダ１０は、
複数の一致信号を有する多数の入力信号を受けてただ１
つの一致信号が所定のプライオリティ（優先度）付けさ
れて含まれる出力信号を所定の優先度に従って順次出力
するプライオリティ回路手段１２と、これらの順次出力
される出力信号にただ１つ存在する一致信号のアドレス
をコード化するエンコード回路手段１４とを有する。
ティ・エンコーダの一実施例の概略図である。同図に示
すように本発明のプライオリティ・エンコーダ１０は、
複数の一致信号を有する多数の入力信号を受けてただ１
つの一致信号が所定のプライオリティ（優先度）付けさ
れて含まれる出力信号を所定の優先度に従って順次出力
するプライオリティ回路手段１２と、これらの順次出力
される出力信号にただ１つ存在する一致信号のアドレス
をコード化するエンコード回路手段１４とを有する。
【００２４】プライオリティ回路手段１２は、３階層か
らなり、最下位の階層は、１６個の４入力の小単位のプ
ライオリティ回路（以下、ユニット回路という）１６か
らなり、中間階層は４個の同様な４入力の小単位プライ
オリティ回路１８からなり、最上位の階層は、１個の同
様な４入力小単位プライオリティ回路２０からなる。従
って、プライオリティ回路手段１２は、最下位階層の１
６個のユニット回路１６によって６４の入力を持つこと
ができる。すなわち、この回路手段１２の６４の入力
は、１グループに４つずつの１６グループにグループ化
されていることになる。そして、１つのグループの４入
力を単位とする小単位プライオリティ回路１６が構成さ
れ、１６個用いられる。この１６個の小単位プライオリ
ティ回路１６は、それぞれ４つのグループにグループ化
され、１つのグループは４つのユニット回路１６からな
り、この１グループを構成する４つのユニット回路１６
は中間階層を構成する１つの小単位プライオリティ回路
１８と接続される。そして、この４つのユニット回路１
８は、１つのグループとなって最上位階層の小単位プラ
イオリティ回路２０に接続される。
らなり、最下位の階層は、１６個の４入力の小単位のプ
ライオリティ回路（以下、ユニット回路という）１６か
らなり、中間階層は４個の同様な４入力の小単位プライ
オリティ回路１８からなり、最上位の階層は、１個の同
様な４入力小単位プライオリティ回路２０からなる。従
って、プライオリティ回路手段１２は、最下位階層の１
６個のユニット回路１６によって６４の入力を持つこと
ができる。すなわち、この回路手段１２の６４の入力
は、１グループに４つずつの１６グループにグループ化
されていることになる。そして、１つのグループの４入
力を単位とする小単位プライオリティ回路１６が構成さ
れ、１６個用いられる。この１６個の小単位プライオリ
ティ回路１６は、それぞれ４つのグループにグループ化
され、１つのグループは４つのユニット回路１６からな
り、この１グループを構成する４つのユニット回路１６
は中間階層を構成する１つの小単位プライオリティ回路
１８と接続される。そして、この４つのユニット回路１
８は、１つのグループとなって最上位階層の小単位プラ
イオリティ回路２０に接続される。
【００２５】図１に示すプライオリティ回路手段１２
は、６４入力を持ち、４入力のユニット回路１６、１８
および２０を構成単位とする３階層構造を有している
が、本発明は、これに限定されず、入力数、ユニット回
路の素子数および階層数は必要に応じて適宜選択するこ
とができるが、全入力数と、用いるユニット回路の入力
数に応じて階層構造を適宜選択すればよい。また、各階
層を構成するユニット回路１６、１８および２０は同一
の入力数のものを用いているが、本発明はこれに限定さ
れず、異なっていてもよい。ユニット回路の入力数は少
ないほうが、プライオリティの変化速度を上げるのには
都合がよいが、あまり少ないと、必要なユニット回路の
数が大きくなり必要な階層も増えるため、さらに附随す
る素子や周辺回路が増えるので好ましくない。従って、
本発明においては、全入力数と各階層に用いることので
きるユニット回路の入力数（１種類でも多種類でもよ
い）とを選択し、これに適合するように階層数を定め、
多階層の構成とすればよい。
は、６４入力を持ち、４入力のユニット回路１６、１８
および２０を構成単位とする３階層構造を有している
が、本発明は、これに限定されず、入力数、ユニット回
路の素子数および階層数は必要に応じて適宜選択するこ
とができるが、全入力数と、用いるユニット回路の入力
数に応じて階層構造を適宜選択すればよい。また、各階
層を構成するユニット回路１６、１８および２０は同一
の入力数のものを用いているが、本発明はこれに限定さ
れず、異なっていてもよい。ユニット回路の入力数は少
ないほうが、プライオリティの変化速度を上げるのには
都合がよいが、あまり少ないと、必要なユニット回路の
数が大きくなり必要な階層も増えるため、さらに附随す
る素子や周辺回路が増えるので好ましくない。従って、
本発明においては、全入力数と各階層に用いることので
きるユニット回路の入力数（１種類でも多種類でもよ
い）とを選択し、これに適合するように階層数を定め、
多階層の構成とすればよい。
【００２６】小単位プライオリティ回路１６は、図２
（ａ）に示すように、上側、すなわち上位が優先度が高
くなるように構成され、４つの入力単位Ｉ0 ，Ｉ1 ，Ｉ
2 およびＩ3 と４つの出力端子Ｏ0 ，Ｏ1 ，Ｏ2 および
Ｏ3 と、イネーブル信号入力端子ｅと論理和（ＯＲ）出
力端子ｏｒと、４つのプライオリティ回路要素２２（２
２0 ，２２1 ，２２2 および２２3 ）とを有する。ここ
で１つのプライオリティ回路要素（以下、回路要素とい
う）２２は、第２回路要素２２1 を代表例として説明す
ると、入力端子Ｉ1 に入力される入力信号を反転するイ
ンバータ２４と、インバータ２４の出力とそのゲート電
極とが接続され、入力信号によって互いに排他的（逆）
に制御されるＮチャンネルＭＯＳトランジスタ２６（Ｎ
1 ）およびＰチャンネルＭＯＳトランジスタ２８（Ｐ
1 ）と、ＮＭＯＳトランジスタ２６のソース電極および
ドレイン電極とを入力とし、出力端子Ｏ1 を出力とし、
イネーブル信号入力端子ｅから入力されるイネーブル信
号によって活性化される論理演算回路３０とを有する。
（ａ）に示すように、上側、すなわち上位が優先度が高
くなるように構成され、４つの入力単位Ｉ0 ，Ｉ1 ，Ｉ
2 およびＩ3 と４つの出力端子Ｏ0 ，Ｏ1 ，Ｏ2 および
Ｏ3 と、イネーブル信号入力端子ｅと論理和（ＯＲ）出
力端子ｏｒと、４つのプライオリティ回路要素２２（２
２0 ，２２1 ，２２2 および２２3 ）とを有する。ここ
で１つのプライオリティ回路要素（以下、回路要素とい
う）２２は、第２回路要素２２1 を代表例として説明す
ると、入力端子Ｉ1 に入力される入力信号を反転するイ
ンバータ２４と、インバータ２４の出力とそのゲート電
極とが接続され、入力信号によって互いに排他的（逆）
に制御されるＮチャンネルＭＯＳトランジスタ２６（Ｎ
1 ）およびＰチャンネルＭＯＳトランジスタ２８（Ｐ
1 ）と、ＮＭＯＳトランジスタ２６のソース電極および
ドレイン電極とを入力とし、出力端子Ｏ1 を出力とし、
イネーブル信号入力端子ｅから入力されるイネーブル信
号によって活性化される論理演算回路３０とを有する。
【００２７】ここで、ＮＭＯＳトランジスタＮ1 の一方
の電極（例えば、ソース電極）はノードＱ0 で上位回路
要素２２0 のＮＭＯＳトランジスタＮ0 の他方の電極
（例えば、ドレイン電極）に接続され、ＮＭＯＳトラン
ジスタＮ1 の他方の電極（例えば、ドレイン電極）は、
ノードＱ1 で下位回路要素２２2 のＭＯＳトランジスタ
Ｎ2 の一方の電極（例えば、ソース電極）に接続され
る。こうして、ＮＭＯＳトランジスタＮ0 、Ｎ1 、Ｎ
2 、Ｎ3 はノードＱ0 、Ｑ1 、Ｑ2 によってシリアルに
接続される。ＮＭＯＳトランジスタＮ3 の下側のノード
Ｑ3 はＯＲ出力端子ｏｒに接続される。また、最上段の
ＮＭＯＳトランジスタＮ0 の上側・（一方）の電極（例
えば、ソース電極）は“０”を示す電位（信号状態）に
固定、あるいは接地される。一方ＰＭＯＳトランジスタ
Ｐ0 、Ｐ1 、Ｐ2 、Ｐ3 の一方の電極（例えば、ソース
電極）は“１”を示す電位（信号状態）に固定される
か、あるいは電源Ｖppに接続され、他方の電極（例え
ば、ドレイン電極）は、それぞれノードＱ0 、Ｑ1 、Ｑ
2 、Ｑ3 に接続される。このようにして４入力、４出力
のユニット回路１６は構成される。
の電極（例えば、ソース電極）はノードＱ0 で上位回路
要素２２0 のＮＭＯＳトランジスタＮ0 の他方の電極
（例えば、ドレイン電極）に接続され、ＮＭＯＳトラン
ジスタＮ1 の他方の電極（例えば、ドレイン電極）は、
ノードＱ1 で下位回路要素２２2 のＭＯＳトランジスタ
Ｎ2 の一方の電極（例えば、ソース電極）に接続され
る。こうして、ＮＭＯＳトランジスタＮ0 、Ｎ1 、Ｎ
2 、Ｎ3 はノードＱ0 、Ｑ1 、Ｑ2 によってシリアルに
接続される。ＮＭＯＳトランジスタＮ3 の下側のノード
Ｑ3 はＯＲ出力端子ｏｒに接続される。また、最上段の
ＮＭＯＳトランジスタＮ0 の上側・（一方）の電極（例
えば、ソース電極）は“０”を示す電位（信号状態）に
固定、あるいは接地される。一方ＰＭＯＳトランジスタ
Ｐ0 、Ｐ1 、Ｐ2 、Ｐ3 の一方の電極（例えば、ソース
電極）は“１”を示す電位（信号状態）に固定される
か、あるいは電源Ｖppに接続され、他方の電極（例え
ば、ドレイン電極）は、それぞれノードＱ0 、Ｑ1 、Ｑ
2 、Ｑ3 に接続される。このようにして４入力、４出力
のユニット回路１６は構成される。
【００２８】次に、このユニット回路１６のプライオリ
ティ付け動作、すなわち複数の一致信号“１”がＩ0 〜
Ｉ3 から入力されても、最も優先度の高いアドレスのみ
が一致信号“１”である優先度付出力信号の出力動作に
ついて説明する。このユニット回路１６の回路要素２２
1 に注目すると、Ｉ1 入力が１であればＮ1 トランジス
タ２６がＯＦＦしＰ1 トランジスタ２８がＯＮする。従
って、このＰ1 トランジスタ２８によってＱ1 ノードは
１に設定される。Ｉ1 入力が０であればＮ1 トランジス
タ２６がＯＮし、Ｐ1 トランジスタ２８はＯＦＦする。
従って、Ｑ1 ノードは１つ上のＱ0 ノードの論理値と同
じになる。もし、Ｉk 入力が１であれば、Ｑk が１にな
るので、それ以後のＱn （ｎ≧ｋ＋１）はＩn が１であ
ろうと０であろうと１にしかなりえない。すなわち、Ｉ
k+1 ＝１であれば、ノードＱk+1（の信号状態）は１、
一方Ｉk+1 ＝０であればＱk+1 ＝Ｑk で、Ｑk ＝１より
Ｑ k+1 ＝１となる。
ティ付け動作、すなわち複数の一致信号“１”がＩ0 〜
Ｉ3 から入力されても、最も優先度の高いアドレスのみ
が一致信号“１”である優先度付出力信号の出力動作に
ついて説明する。このユニット回路１６の回路要素２２
1 に注目すると、Ｉ1 入力が１であればＮ1 トランジス
タ２６がＯＦＦしＰ1 トランジスタ２８がＯＮする。従
って、このＰ1 トランジスタ２８によってＱ1 ノードは
１に設定される。Ｉ1 入力が０であればＮ1 トランジス
タ２６がＯＮし、Ｐ1 トランジスタ２８はＯＦＦする。
従って、Ｑ1 ノードは１つ上のＱ0 ノードの論理値と同
じになる。もし、Ｉk 入力が１であれば、Ｑk が１にな
るので、それ以後のＱn （ｎ≧ｋ＋１）はＩn が１であ
ろうと０であろうと１にしかなりえない。すなわち、Ｉ
k+1 ＝１であれば、ノードＱk+1（の信号状態）は１、
一方Ｉk+1 ＝０であればＱk+1 ＝Ｑk で、Ｑk ＝１より
Ｑ k+1 ＝１となる。
【００２９】この結果、図２（ａ）において、複数のＩ
入力が１であって、それに対応するシリアル接続ＮＭＯ
Ｓトランジスタ２６（Ｎ）がＯＦＦしているときに、一
番上側にあるＮＭＯＳトランジスタ２６にまでは伝搬制
御信号である“０”が伝わるが、それより下側の各Ｑノ
ードには伝搬制御信号“０”が伝わらず、すべて１とな
る。従って、制御信号“０”がどこまで伝わっているか
を論理演算回路３０で検出すればよい。このユニット回
路１６のＩ0 〜Ｉ3 の４入力がすべて“０”となればＯ
Ｒ出力端子ｏｒにまで制御信号“０”が伝わり、全４入
力信号に“１”がないことを知らせる。階層化するため
にはこのＯＲ出力ｏｒを上位のユニット回路１８の入力
とすればよい。
入力が１であって、それに対応するシリアル接続ＮＭＯ
Ｓトランジスタ２６（Ｎ）がＯＦＦしているときに、一
番上側にあるＮＭＯＳトランジスタ２６にまでは伝搬制
御信号である“０”が伝わるが、それより下側の各Ｑノ
ードには伝搬制御信号“０”が伝わらず、すべて１とな
る。従って、制御信号“０”がどこまで伝わっているか
を論理演算回路３０で検出すればよい。このユニット回
路１６のＩ0 〜Ｉ3 の４入力がすべて“０”となればＯ
Ｒ出力端子ｏｒにまで制御信号“０”が伝わり、全４入
力信号に“１”がないことを知らせる。階層化するため
にはこのＯＲ出力ｏｒを上位のユニット回路１８の入力
とすればよい。
【００３０】図２（ｂ）および（ｃ）は、それぞれ中間
階層および最上位階層をそれぞれ構成するユニット回路
１８および２０の概略図である。同図に示すユニット回
路１８および２０は、入出力信号端子に入出力される信
号を除けば図２（ａ）に示す最下位階層のユニット回路
１６と全く同様の構成を有するものであるので、その構
成の図示は省略する。図２（ｂ）に示すユニット回路１
８の入力端子ｏｒ0 、ｏｒ1 、ｏｒ2 、ｏｒ3 は、図１
に示す最下位階層を構成するユニット回路１６の４つの
ユニット回路１６0 、１６1 、１６2 、１６3 の各々の
ＯＲ出力ｏｒ0、ｏｒ1 、ｏｒ2 、ｏｒ3 である。この
ユニット回路１８の出力Ｏｔk （ｋ＝０、１、２、３）
を入力信号ｏｒk （ｋ＝０、１、２、３）に対応する回
路１６k（ｋ＝０、１、２、３）のイネーブル端子ｅk
（ｋ＝０、１、２、３）に接続すればＯｔk ＝１となっ
たときだけ、ｋ番目の回路１６k を選択的に活性化でき
る。従って、このユニット回路１８のｏｒ入力の中に１
があるかないかをＯＲ出力で見ることができ、このＯＲ
出力は結局、回路１８の支配化に複数のユニット回路１
６の全てのＩ入力信号の中に１となっているものがある
かどうかを示すことになる。
階層および最上位階層をそれぞれ構成するユニット回路
１８および２０の概略図である。同図に示すユニット回
路１８および２０は、入出力信号端子に入出力される信
号を除けば図２（ａ）に示す最下位階層のユニット回路
１６と全く同様の構成を有するものであるので、その構
成の図示は省略する。図２（ｂ）に示すユニット回路１
８の入力端子ｏｒ0 、ｏｒ1 、ｏｒ2 、ｏｒ3 は、図１
に示す最下位階層を構成するユニット回路１６の４つの
ユニット回路１６0 、１６1 、１６2 、１６3 の各々の
ＯＲ出力ｏｒ0、ｏｒ1 、ｏｒ2 、ｏｒ3 である。この
ユニット回路１８の出力Ｏｔk （ｋ＝０、１、２、３）
を入力信号ｏｒk （ｋ＝０、１、２、３）に対応する回
路１６k（ｋ＝０、１、２、３）のイネーブル端子ｅk
（ｋ＝０、１、２、３）に接続すればＯｔk ＝１となっ
たときだけ、ｋ番目の回路１６k を選択的に活性化でき
る。従って、このユニット回路１８のｏｒ入力の中に１
があるかないかをＯＲ出力で見ることができ、このＯＲ
出力は結局、回路１８の支配化に複数のユニット回路１
６の全てのＩ入力信号の中に１となっているものがある
かどうかを示すことになる。
【００３１】さらに、回路１８のＯＲ出力を入力とする
もう１つの上位階層のユニット回路２０を図２（ｃ）に
示すが、このユニット回路２０の構成は図２（ａ）およ
び（ｂ）にそれぞれ示すユニット回路１６および１８と
全く同様の構成でよいことは前述した通りである。図２
（ｃ）に示すユニット回路２０は、中間階層を構成する
全ての４つのユニット回路１８のＯＲ出力をＯＲ入力Ｏ
Ｒk （ｋ＝０、１、２、３）入力とするもので、このＯ
Ｒ入力ＯＲk （ｋ＝０、１、２、３）に対応する出力Ｏ
ＵＴ0 、ＯＵＴ1 、ＯＵＴ2 、ＯＵＴ3 は中間階層の全
４つのユニット回路１８の各々のイネーブル信号として
それぞれのイネーブル信号入力Ｅに入力される。こうし
て、このユニット回路２０のＯＲ入力ＯＲk の中に１が
あるかないかを、このユニット回路２０のＯＲ出力ＧＯ
Ｒで見ることができる。このユニット回路２０自身のイ
ネーブル信号ＥＮＢはＯＵＴk （ｋ＝０、１、２、３）
がすべて“０”出力するまで、すなわち、ＯＲ出力ＧＯ
Ｒが“０”になるまで所定のクロック信号が別途入力さ
れる。逆に、ユニット回路２０の出力ＯＵＴk が“１”
を出力している間は、プライオリティ回路手段１２の入
力信号から選択される、最も優先度の高いアドレスに唯
一の“１”を有する信号（以下優先度付信号という）が
“１”を出力するアドレスに相当する下位のグループ
に、“１”（一致信号）を持つ小単位プライオリティ回
路が存在していることになる。
もう１つの上位階層のユニット回路２０を図２（ｃ）に
示すが、このユニット回路２０の構成は図２（ａ）およ
び（ｂ）にそれぞれ示すユニット回路１６および１８と
全く同様の構成でよいことは前述した通りである。図２
（ｃ）に示すユニット回路２０は、中間階層を構成する
全ての４つのユニット回路１８のＯＲ出力をＯＲ入力Ｏ
Ｒk （ｋ＝０、１、２、３）入力とするもので、このＯ
Ｒ入力ＯＲk （ｋ＝０、１、２、３）に対応する出力Ｏ
ＵＴ0 、ＯＵＴ1 、ＯＵＴ2 、ＯＵＴ3 は中間階層の全
４つのユニット回路１８の各々のイネーブル信号として
それぞれのイネーブル信号入力Ｅに入力される。こうし
て、このユニット回路２０のＯＲ入力ＯＲk の中に１が
あるかないかを、このユニット回路２０のＯＲ出力ＧＯ
Ｒで見ることができる。このユニット回路２０自身のイ
ネーブル信号ＥＮＢはＯＵＴk （ｋ＝０、１、２、３）
がすべて“０”出力するまで、すなわち、ＯＲ出力ＧＯ
Ｒが“０”になるまで所定のクロック信号が別途入力さ
れる。逆に、ユニット回路２０の出力ＯＵＴk が“１”
を出力している間は、プライオリティ回路手段１２の入
力信号から選択される、最も優先度の高いアドレスに唯
一の“１”を有する信号（以下優先度付信号という）が
“１”を出力するアドレスに相当する下位のグループ
に、“１”（一致信号）を持つ小単位プライオリティ回
路が存在していることになる。
【００３２】ここで、図２（ａ）に示す論理演算回路３
０は、図３の例のように、シリアル接続されるＮＭＯＳ
トランジスタ２６（Ｎ1 ）のドレイン−ソース間の信号
状態、すなわちノードＱ0 とノードＱ1 との間の論理値
の排他的論理和（イクスクルーシブＯＲ：Exclusive Ｏ
Ｒ）をとるイクスクルーシブＯＲゲート（ExclusiveＯ
Ｒゲート：反一致回路）３２と、このExclusive ＯＲゲ
ート３２の出力とイネーブル信号ｅとの論理積をとるＡ
ＮＤゲート３４から構成される。この論理演算回路３０
では、ノードＱ0 とノードＱ1 が不一致、すなわち、回
路要素２２1 のＮＭＯＳトランジスタ２６（Ｎ1 ）のノ
ードＱ0 までは伝搬制御信号“０”が伝搬されている
が、ノードＱ1 までは伝搬制御信号“０”が伝搬されて
いない場合、Exclusive ＯＲゲート３２は“１”を出力
し、同時に、イネーブル信号ｅが“１”すなわちアクテ
ィブであれば、ＡＮＤゲート３４は出力端子Ｏ1 に
“１”を出力する。ノードＱ0 とノードＱ1 が一致ある
いはイネーブル信号ｅが“０”であれば出力端子Ｏ1 の
出力は“０”である。論理演算回路３０は、図３に示す
例に限定されず、種々のゲートを組み合わせて、所望の
論理演算を行うように構成すればよい。また、論理演算
回路３０の入力は、ノードＱ0 とノードＱ1 との間に限
定されず、このいずれか一方と入力信号またはその反転
値であってもよく、その論理演算の内容も、信号値に応
じ適宜選択すればよい。
０は、図３の例のように、シリアル接続されるＮＭＯＳ
トランジスタ２６（Ｎ1 ）のドレイン−ソース間の信号
状態、すなわちノードＱ0 とノードＱ1 との間の論理値
の排他的論理和（イクスクルーシブＯＲ：Exclusive Ｏ
Ｒ）をとるイクスクルーシブＯＲゲート（ExclusiveＯ
Ｒゲート：反一致回路）３２と、このExclusive ＯＲゲ
ート３２の出力とイネーブル信号ｅとの論理積をとるＡ
ＮＤゲート３４から構成される。この論理演算回路３０
では、ノードＱ0 とノードＱ1 が不一致、すなわち、回
路要素２２1 のＮＭＯＳトランジスタ２６（Ｎ1 ）のノ
ードＱ0 までは伝搬制御信号“０”が伝搬されている
が、ノードＱ1 までは伝搬制御信号“０”が伝搬されて
いない場合、Exclusive ＯＲゲート３２は“１”を出力
し、同時に、イネーブル信号ｅが“１”すなわちアクテ
ィブであれば、ＡＮＤゲート３４は出力端子Ｏ1 に
“１”を出力する。ノードＱ0 とノードＱ1 が一致ある
いはイネーブル信号ｅが“０”であれば出力端子Ｏ1 の
出力は“０”である。論理演算回路３０は、図３に示す
例に限定されず、種々のゲートを組み合わせて、所望の
論理演算を行うように構成すればよい。また、論理演算
回路３０の入力は、ノードＱ0 とノードＱ1 との間に限
定されず、このいずれか一方と入力信号またはその反転
値であってもよく、その論理演算の内容も、信号値に応
じ適宜選択すればよい。
【００３３】以上のような構成の小単位のプライオリテ
ィ回路１６、１８および２０を用いて、このように階層
的にプライオリティ選択を行う回路構成を実現すると、
ユニット回路１６の形式で単階層にしてＮトランジスタ
２６を全てシリアルにつなぐ場合に比べて非常に高速化
できる。また、ｏｒ出力やＯＲ出力としては、図２や図
４に示すようにプライオリティ回路１６の最下位（下
側）の回路要素２２M のノードＱM の信号状態（論理
値）を用いることができる。このようにノードＱMの論
理値を用いるものでは、論理和出力（ＯＲ出力）を得る
ための特別の回路が不要であるという大きな利点がある
が、本発明はこれに限定されるわけではなく、さらに高
速化するために、図５に示すプライオリティ回路１６の
ように入力信号Ｉ0 、Ｉ1 、〜ＩM から直接ＯＲ出力を
得るために、通常のＯＲゲート３６などを用いてもよ
い。そうすれば、階層間の信号伝達が速くなり、さらに
高速化が実現できる。これは、階層化によって小単位の
プライオリティ回路を用いることが可能であるため、入
力Ｉ0 〜ＩM の数Ｍがあまり大きくならないことによる
ものである。すなわち、ＯＲゲート３６を用いることに
よりＯＲ出力を高速化し、上位階層への入力を速くして
全体の応答を速めることができるのである。
ィ回路１６、１８および２０を用いて、このように階層
的にプライオリティ選択を行う回路構成を実現すると、
ユニット回路１６の形式で単階層にしてＮトランジスタ
２６を全てシリアルにつなぐ場合に比べて非常に高速化
できる。また、ｏｒ出力やＯＲ出力としては、図２や図
４に示すようにプライオリティ回路１６の最下位（下
側）の回路要素２２M のノードＱM の信号状態（論理
値）を用いることができる。このようにノードＱMの論
理値を用いるものでは、論理和出力（ＯＲ出力）を得る
ための特別の回路が不要であるという大きな利点がある
が、本発明はこれに限定されるわけではなく、さらに高
速化するために、図５に示すプライオリティ回路１６の
ように入力信号Ｉ0 、Ｉ1 、〜ＩM から直接ＯＲ出力を
得るために、通常のＯＲゲート３６などを用いてもよ
い。そうすれば、階層間の信号伝達が速くなり、さらに
高速化が実現できる。これは、階層化によって小単位の
プライオリティ回路を用いることが可能であるため、入
力Ｉ0 〜ＩM の数Ｍがあまり大きくならないことによる
ものである。すなわち、ＯＲゲート３６を用いることに
よりＯＲ出力を高速化し、上位階層への入力を速くして
全体の応答を速めることができるのである。
【００３４】次に、複数の一致信号を持つ入力信号から
１つの一致信号を持つ、最も優先度の高い優先度付出力
信号が出力された時に、次に優先度の高い一致信号のア
ドレスが同一の小単位プライオリティ回路にある場合に
は、その出力を用いて入力側をリセットしてやればよ
い。すなわち、例えば、図２（ａ）に示すプライオリテ
ィ回路１６において、Ｉ1 ＝１、Ｉ3 ＝１だったとする
と、イネーブル信号ｅが“１”のとき出力Ｏ1 のみ
“１”になっている。このＯ1 出力を直接回路要素２２
1 の入力Ｉ1 にインプットしてリセットしてやれば、Ｉ
1 ＝０、従って、Ｎトランジスタ２６（Ｎ1 ）はオン、
ｐトランジスタ２８（ｐ1 ）はオフとなってノードＱ1
＝Ｑ0 ＝０、ここで、ＮトランジスタＮ2 はオンしてい
るのでノードＱ 0 ＝Ｑ1 ＝Ｑ2 ＝０、ノードＱ3 のみ１
となり、次の優先度のＩ3 ＝１が次の出力信号として選
ばれ、Ｏ3 ＝１となる。
１つの一致信号を持つ、最も優先度の高い優先度付出力
信号が出力された時に、次に優先度の高い一致信号のア
ドレスが同一の小単位プライオリティ回路にある場合に
は、その出力を用いて入力側をリセットしてやればよ
い。すなわち、例えば、図２（ａ）に示すプライオリテ
ィ回路１６において、Ｉ1 ＝１、Ｉ3 ＝１だったとする
と、イネーブル信号ｅが“１”のとき出力Ｏ1 のみ
“１”になっている。このＯ1 出力を直接回路要素２２
1 の入力Ｉ1 にインプットしてリセットしてやれば、Ｉ
1 ＝０、従って、Ｎトランジスタ２６（Ｎ1 ）はオン、
ｐトランジスタ２８（ｐ1 ）はオフとなってノードＱ1
＝Ｑ0 ＝０、ここで、ＮトランジスタＮ2 はオンしてい
るのでノードＱ 0 ＝Ｑ1 ＝Ｑ2 ＝０、ノードＱ3 のみ１
となり、次の優先度のＩ3 ＝１が次の出力信号として選
ばれ、Ｏ3 ＝１となる。
【００３５】一方、次に優先度の高い一致信号が、別の
プライオリティ回路に存在する場合について図６（ａ）
および（ｂ）を参照して説明する。まず、最優先の一致
信号Ｈが上位のプライオリティ回路１６0 の入力端子Ｉ
2 （３番目）にあり、次の優先度の一致信号Ｈが下位の
プライオリティ回路１６1 の２番目の入力端子にあった
とすると、今、ユニッット回路１６0 のイネーブル信号
ｅ0 はＨ、ユニット回路１６0 の３番目の回路要素２２
2 の入力Ｉ2 ＝Ｈよりその論理演算手段３０のイクスク
ルーシブＯＲゲート３２の出力すなわちＡＮＤゲート３
４の入力もＨ、従って、ＡＮＤゲート３４の出力Ｏ2 も
Ｈとなる。一方、ユニット回路１８では、イネーブル信
号Ｅ＝Ｈ、１番目の回路要素では入力ｏｒ0 ＝Ｈ、ＡＮ
Ｄゲート３４の入力＝Ｈ、従って出力Ｏｔ0 ＝Ｈとなる
のでｅ0 ＝Ｈであるが、１番目の回路要素の出力Ｏｔ0
＝Ｈとなっているので２番目の回路要素では入力ｏｒ1
＝Ｈであっても、ＡＮＤゲート３４への入力＝Ｌ、従っ
てＯｔ1 ＝Ｌとなるのでｅ 1 ＝Ｏｔ1 ＝Ｌとなる。従っ
て、ユニット回路１６1 では、２番目の回路要素２２1
が最優先であるので入力＝Ｈより、ＡＮＤ入力＝Ｈとな
るが、イネーブル信号ｅ1 ＝Ｌとなっているので出力Ｏ
1 ＝Ｌとなって待期状態となっている。
プライオリティ回路に存在する場合について図６（ａ）
および（ｂ）を参照して説明する。まず、最優先の一致
信号Ｈが上位のプライオリティ回路１６0 の入力端子Ｉ
2 （３番目）にあり、次の優先度の一致信号Ｈが下位の
プライオリティ回路１６1 の２番目の入力端子にあった
とすると、今、ユニッット回路１６0 のイネーブル信号
ｅ0 はＨ、ユニット回路１６0 の３番目の回路要素２２
2 の入力Ｉ2 ＝Ｈよりその論理演算手段３０のイクスク
ルーシブＯＲゲート３２の出力すなわちＡＮＤゲート３
４の入力もＨ、従って、ＡＮＤゲート３４の出力Ｏ2 も
Ｈとなる。一方、ユニット回路１８では、イネーブル信
号Ｅ＝Ｈ、１番目の回路要素では入力ｏｒ0 ＝Ｈ、ＡＮ
Ｄゲート３４の入力＝Ｈ、従って出力Ｏｔ0 ＝Ｈとなる
のでｅ0 ＝Ｈであるが、１番目の回路要素の出力Ｏｔ0
＝Ｈとなっているので２番目の回路要素では入力ｏｒ1
＝Ｈであっても、ＡＮＤゲート３４への入力＝Ｌ、従っ
てＯｔ1 ＝Ｌとなるのでｅ 1 ＝Ｏｔ1 ＝Ｌとなる。従っ
て、ユニット回路１６1 では、２番目の回路要素２２1
が最優先であるので入力＝Ｈより、ＡＮＤ入力＝Ｈとな
るが、イネーブル信号ｅ1 ＝Ｌとなっているので出力Ｏ
1 ＝Ｌとなって待期状態となっている。
【００３６】次に、ユニット回路１６0 の回路要素２２
2 の出力Ｏ2 が選択され、優先度付出力信号として出力
された後、この対応する入力Ｉ2 がリセットされＨから
Ｌに変化し、Ｉ2 ＝Ｌとなる。これによってＯ2 ＝Ｌ、
他にＩ3 ＝Ｌよりｏｒ0 ＝Ｌとなり、ユニット回路１８
の１番目の入力ｏｒ0 ＝Ｌより（ＡＮＤゲート３４への
入力＝ＬよりＥ＝Ｈでも）出力Ｏｔ0 ＝Ｌとなるので、
２番目の回路要素の出力Ｏｔ1 ＝Ｈとなり、ｅ1 ＝Ｈと
なって、ユニット回路１６1 の２番目の回路要素２２1
の出力がＨに変化し、２番目の優先度の入力信号が選択
されたことがわかる。このようにして、イネーブル信号
の変化によって異なるユニット回路間でも容易にプライ
オリティの変化を行うことができる。もちろん、この時
には、全階層のプライオリティ回路内においてのプライ
オリティ付けは全部についてパラレルに行っておく。こ
うすることで高速化が可能となる。
2 の出力Ｏ2 が選択され、優先度付出力信号として出力
された後、この対応する入力Ｉ2 がリセットされＨから
Ｌに変化し、Ｉ2 ＝Ｌとなる。これによってＯ2 ＝Ｌ、
他にＩ3 ＝Ｌよりｏｒ0 ＝Ｌとなり、ユニット回路１８
の１番目の入力ｏｒ0 ＝Ｌより（ＡＮＤゲート３４への
入力＝ＬよりＥ＝Ｈでも）出力Ｏｔ0 ＝Ｌとなるので、
２番目の回路要素の出力Ｏｔ1 ＝Ｈとなり、ｅ1 ＝Ｈと
なって、ユニット回路１６1 の２番目の回路要素２２1
の出力がＨに変化し、２番目の優先度の入力信号が選択
されたことがわかる。このようにして、イネーブル信号
の変化によって異なるユニット回路間でも容易にプライ
オリティの変化を行うことができる。もちろん、この時
には、全階層のプライオリティ回路内においてのプライ
オリティ付けは全部についてパラレルに行っておく。こ
うすることで高速化が可能となる。
【００３７】次に、本発明の第４の態様のプライオリテ
ィ・エンコーダについて説明する。本態様のプライオリ
ティ・エンコーダのプライオリティ回路手段１２は、単
階層であっても多階層であっても、図７に示すプライオ
リティ回路４０で構成する。図７に示すプライオリティ
回路４０は、ＰＭＯＳトランジスタ２８（ｐ0 、ｐ1、
ｐ2 、ｐ3 ）とノードＱ0 、Ｑ1 、Ｑ2 、Ｑ3 との間の
接続と、シリアル接続されるＮＭＯＳトランジスタ２６
の両端にそれぞれゲートを介して接地されている点を除
き、図２（ａ）および図３に示すプライオリティ回路１
６と同一の構成を有しているので同一の構成要素には同
一の番号を付し、その説明は省略する。
ィ・エンコーダについて説明する。本態様のプライオリ
ティ・エンコーダのプライオリティ回路手段１２は、単
階層であっても多階層であっても、図７に示すプライオ
リティ回路４０で構成する。図７に示すプライオリティ
回路４０は、ＰＭＯＳトランジスタ２８（ｐ0 、ｐ1、
ｐ2 、ｐ3 ）とノードＱ0 、Ｑ1 、Ｑ2 、Ｑ3 との間の
接続と、シリアル接続されるＮＭＯＳトランジスタ２６
の両端にそれぞれゲートを介して接地されている点を除
き、図２（ａ）および図３に示すプライオリティ回路１
６と同一の構成を有しているので同一の構成要素には同
一の番号を付し、その説明は省略する。
【００３８】プライオリティ回路４０において、回路要
素２２（２２0 、２２1 、２２2 、２２3 ）は全く同様
の構成を有するので第２回路要素２２1 を代表例として
説明すると、ＰＭＯＳトランジスタ２８（ｐ1 ）は、Ｐ
ＭＯＳトランジスタ４２1 を介して下側のノードＱ1 に
接続され、ＰＭＯＳトランジスタ４４1 を介して上側の
ノードＱ0 にも接続される。そして、下側に接続される
ＰＭＯＳトランジスタ４２0 、４２1 、４２2 、４２3
はその各々のゲート電極が１本の制御信号線４６に接続
され、上側に接続されるＰＭＯＳトランジスタ４４0 、
４４1 、４４2、４４3 はその各々のゲート電極が１本
の制御信号線４８に接続される。またプライオリティ回
路４０においては、最上段のＮＭＯＳトランジスタＮ0
の上側の電極はトランジスタ５０を介して接地（または
“０”電位に固定）され、最下段のＮＭＯＳトランジス
タＮ3 の下側の電極、すなわちノードＱ3 もトランジス
タ５２を介して接地（または“０”電位に固定）され
る。
素２２（２２0 、２２1 、２２2 、２２3 ）は全く同様
の構成を有するので第２回路要素２２1 を代表例として
説明すると、ＰＭＯＳトランジスタ２８（ｐ1 ）は、Ｐ
ＭＯＳトランジスタ４２1 を介して下側のノードＱ1 に
接続され、ＰＭＯＳトランジスタ４４1 を介して上側の
ノードＱ0 にも接続される。そして、下側に接続される
ＰＭＯＳトランジスタ４２0 、４２1 、４２2 、４２3
はその各々のゲート電極が１本の制御信号線４６に接続
され、上側に接続されるＰＭＯＳトランジスタ４４0 、
４４1 、４４2、４４3 はその各々のゲート電極が１本
の制御信号線４８に接続される。またプライオリティ回
路４０においては、最上段のＮＭＯＳトランジスタＮ0
の上側の電極はトランジスタ５０を介して接地（または
“０”電位に固定）され、最下段のＮＭＯＳトランジス
タＮ3 の下側の電極、すなわちノードＱ3 もトランジス
タ５２を介して接地（または“０”電位に固定）され
る。
【００３９】このような構成のプライオリティ回路４０
においては、図８（ａ）に示すように、制御信号線４６
を制御してＰＭＯＳトランジスタ４２0 、４２1 、４２
2 、４２3 をオン（ＯＮ）し、さらにトランジスタ５０
をオン（ＯＮ）することにより、伝搬制御信号、“０”
が上から下へ伝搬するように構成し、上位の方ほどプラ
イオリティを高くすることもできるし、一方、図８
（ｂ）に示すように、制御信号線４８を制御してＰＭＯ
Ｓトランジスタ４４0 、４４1 、４４2 、４４3 をオン
（ＯＮ）し、さらにトランジスタ５２をオン（ＯＮ）す
ることにより、伝搬制御信号、“０”が下から上へ伝搬
するように構成し、下位の方ほどプライオリティを高く
することもできる。こうすることにより、双方向からの
一致アドレスの出力が可能となる。
においては、図８（ａ）に示すように、制御信号線４６
を制御してＰＭＯＳトランジスタ４２0 、４２1 、４２
2 、４２3 をオン（ＯＮ）し、さらにトランジスタ５０
をオン（ＯＮ）することにより、伝搬制御信号、“０”
が上から下へ伝搬するように構成し、上位の方ほどプラ
イオリティを高くすることもできるし、一方、図８
（ｂ）に示すように、制御信号線４８を制御してＰＭＯ
Ｓトランジスタ４４0 、４４1 、４４2 、４４3 をオン
（ＯＮ）し、さらにトランジスタ５２をオン（ＯＮ）す
ることにより、伝搬制御信号、“０”が下から上へ伝搬
するように構成し、下位の方ほどプライオリティを高く
することもできる。こうすることにより、双方向からの
一致アドレスの出力が可能となる。
【００４０】次に、本発明の第２の態様のプライオリテ
ィ・エンコーダについて説明する。図９は本態様のプラ
イオリティ・エンコーダの一実施例の構成図である。同
図に示す本発明のプライオリティ・エンコーダ６０は、
図１に示すプライオリティ・エンコーダ１０のプライオ
リティ回路手段１２を用い、アドレスエンコーダ１４と
して、図１１に示すような従来のアドレスエンコーダを
用いずに、各階層毎に所要ビットを表現するように構成
したものである。すなわち、本態様は、プライオリティ
回路手段がＮ階層からなる時、最上位階層の小単位プラ
イオリティ回路の入力数が２a （ａ≧１）以下、最下位
階層の小単位プライオリティ回路の入力数が２b （ｂ≧
１）以下、中間階層の小単位プライオリティ回路の入力
数が２c（ｃ≧０）以下であって、中間階層がＮ−２
（Ｎ≧２）階層からなる時、各階層毎にエンコード回路
を設け、それぞれ上位ａビット、下位ｂビット、中間の
（Ｎ−２）×ｃビットのエンコードを行うものであり、
それぞれ、各階層毎に独立にａ本、ｂ本、ｃ本のアドレ
ス線が各階層を構成する小単位プライオリティ回路の出
力によって接地トランジスタを用いて制御される。この
各々の小単位のプライオリティ回路の出力線はその信号
状態によりアドレス線を接地トランジスタを用いて制御
し、アドレス線に“０”または“１”を表現させる。
ィ・エンコーダについて説明する。図９は本態様のプラ
イオリティ・エンコーダの一実施例の構成図である。同
図に示す本発明のプライオリティ・エンコーダ６０は、
図１に示すプライオリティ・エンコーダ１０のプライオ
リティ回路手段１２を用い、アドレスエンコーダ１４と
して、図１１に示すような従来のアドレスエンコーダを
用いずに、各階層毎に所要ビットを表現するように構成
したものである。すなわち、本態様は、プライオリティ
回路手段がＮ階層からなる時、最上位階層の小単位プラ
イオリティ回路の入力数が２a （ａ≧１）以下、最下位
階層の小単位プライオリティ回路の入力数が２b （ｂ≧
１）以下、中間階層の小単位プライオリティ回路の入力
数が２c（ｃ≧０）以下であって、中間階層がＮ−２
（Ｎ≧２）階層からなる時、各階層毎にエンコード回路
を設け、それぞれ上位ａビット、下位ｂビット、中間の
（Ｎ−２）×ｃビットのエンコードを行うものであり、
それぞれ、各階層毎に独立にａ本、ｂ本、ｃ本のアドレ
ス線が各階層を構成する小単位プライオリティ回路の出
力によって接地トランジスタを用いて制御される。この
各々の小単位のプライオリティ回路の出力線はその信号
状態によりアドレス線を接地トランジスタを用いて制御
し、アドレス線に“０”または“１”を表現させる。
【００４１】図１に示すプライオリティ・エンコーダ１
０のプライオリティ回路手段１２は６４入力であるの
で、アドレスのコード変換には６ビットが必要で、６本
のアドレス線が必要になる。従来のアドレスエンコーダ
を使う場合は、この６本のアドレス線と最下位階層の１
６個のプライオリティ回路１６の各４本の出力線と、す
なわち、全６４本の出力線とを所定の方法に従って、ト
ランジスタを介して接続することにより６ビットのアド
レスエンコーダを構成することができる。このように本
発明のプライオリティ・エンコーダには、例えば図１１
に示すような従来のアドレスエンコーダも適用可能であ
るが、出力線とアドレス線を接続するトランジスタの数
は入力が増すほど増大する。
０のプライオリティ回路手段１２は６４入力であるの
で、アドレスのコード変換には６ビットが必要で、６本
のアドレス線が必要になる。従来のアドレスエンコーダ
を使う場合は、この６本のアドレス線と最下位階層の１
６個のプライオリティ回路１６の各４本の出力線と、す
なわち、全６４本の出力線とを所定の方法に従って、ト
ランジスタを介して接続することにより６ビットのアド
レスエンコーダを構成することができる。このように本
発明のプライオリティ・エンコーダには、例えば図１１
に示すような従来のアドレスエンコーダも適用可能であ
るが、出力線とアドレス線を接続するトランジスタの数
は入力が増すほど増大する。
【００４２】このため本態様の図９に示すプライオリテ
ィ・エンコーダ６０は、前述の３階層構造のプライオリ
ティ回路手段１２の各階層毎に２ビットをコード化する
アドレスエンコーダ６２を有している。一致出力が含ま
れている場合優先度付出力信号を出力するが、この時、
プライオリティ回路手段１２は各階層を構成する各プラ
イオリティ回路１６、１８、２０のうち、各階層毎に
“１”Ｈ（ハイ）を出力する出力端子が１つずつ存在す
る。従って、最下位階層の１６個のプライオリティ回路
１６は下位２ビットのＡ1 、Ａ0 を決定する２本のアド
レス線７１、７０に接続される。中間階層４個のプライ
オリティ回路１８は中間の２ビットのＡ3、Ａ2 を決定
する２本のアドレス線７３、７２に接続される。最上位
階層１個のプライオリティ回路１８は上位２ビットのＡ
5 、Ａ4 を決定する２本のアドレス線７５、７４に接続
される。
ィ・エンコーダ６０は、前述の３階層構造のプライオリ
ティ回路手段１２の各階層毎に２ビットをコード化する
アドレスエンコーダ６２を有している。一致出力が含ま
れている場合優先度付出力信号を出力するが、この時、
プライオリティ回路手段１２は各階層を構成する各プラ
イオリティ回路１６、１８、２０のうち、各階層毎に
“１”Ｈ（ハイ）を出力する出力端子が１つずつ存在す
る。従って、最下位階層の１６個のプライオリティ回路
１６は下位２ビットのＡ1 、Ａ0 を決定する２本のアド
レス線７１、７０に接続される。中間階層４個のプライ
オリティ回路１８は中間の２ビットのＡ3、Ａ2 を決定
する２本のアドレス線７３、７２に接続される。最上位
階層１個のプライオリティ回路１８は上位２ビットのＡ
5 、Ａ4 を決定する２本のアドレス線７５、７４に接続
される。
【００４３】ここで毎階層において、１個のプライオリ
ティ回路と２本のアドレス線との接続は同一であるので
代表的に最下位階層のプライオリティ回路１６0 とアド
レス線７１、７０との接続を代表例として説明する。プ
ライオリティ回路１６0 の第１出力線Ｏ0 はアドレス線
７１、７０をそれぞれ接地（または“０”電位に固定）
するトランジスタ６３、６４のゲート電極に接続され
る。従って、第１出力線Ｏ0 の出力のみが“１”［（Ｏ
0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ）＝（１、０、０、０）］の場合
はトランジスタ６３、６４はオンし、Ａ0 ＝Ａ1 ＝０と
なる。次に、プライオリティ回路１６0 の第２出力線Ｏ
1 はアドレス線７１を接地（または“０”電位に固定）
するトランジスタ６５のゲート電極に接続される。この
ため、第２出力線Ｏ1 のみが“１”［（Ｏ0 ，Ｏ1 ，Ｏ
2 ，Ｏ3 ）＝（０、１、０、０）］の場合にはトランジ
スタ６５がオンし、（Ａ1 、Ａ0 ）＝（０、１）とな
る。さらにプライオリティ回路１６0 の第３出力線Ｏ2
は、アドレス線７０を接地（または“０”電位に固定）
するトランジスタ６６のゲート電極に接続される。従っ
て、第３出力線Ｏ2 のみが“１”［（Ｏ0 ，Ｏ1 ，Ｏ
2 ，Ｏ3 ）＝（０、０、１、０）］の場合にはトランジ
スタ６６がオンし、（Ａ1 、Ａ0 ）＝（１、０）とな
る。ここで、第４出力線Ｏ3 のみが“１”［（Ｏ0 ，Ｏ
1 ，Ｏ2 ，Ｏ3 ）＝（０、０、０、１）］の場合には
（Ａ1 、Ａ0 ）＝（１、１）となる。
ティ回路と２本のアドレス線との接続は同一であるので
代表的に最下位階層のプライオリティ回路１６0 とアド
レス線７１、７０との接続を代表例として説明する。プ
ライオリティ回路１６0 の第１出力線Ｏ0 はアドレス線
７１、７０をそれぞれ接地（または“０”電位に固定）
するトランジスタ６３、６４のゲート電極に接続され
る。従って、第１出力線Ｏ0 の出力のみが“１”［（Ｏ
0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ）＝（１、０、０、０）］の場合
はトランジスタ６３、６４はオンし、Ａ0 ＝Ａ1 ＝０と
なる。次に、プライオリティ回路１６0 の第２出力線Ｏ
1 はアドレス線７１を接地（または“０”電位に固定）
するトランジスタ６５のゲート電極に接続される。この
ため、第２出力線Ｏ1 のみが“１”［（Ｏ0 ，Ｏ1 ，Ｏ
2 ，Ｏ3 ）＝（０、１、０、０）］の場合にはトランジ
スタ６５がオンし、（Ａ1 、Ａ0 ）＝（０、１）とな
る。さらにプライオリティ回路１６0 の第３出力線Ｏ2
は、アドレス線７０を接地（または“０”電位に固定）
するトランジスタ６６のゲート電極に接続される。従っ
て、第３出力線Ｏ2 のみが“１”［（Ｏ0 ，Ｏ1 ，Ｏ
2 ，Ｏ3 ）＝（０、０、１、０）］の場合にはトランジ
スタ６６がオンし、（Ａ1 、Ａ0 ）＝（１、０）とな
る。ここで、第４出力線Ｏ3 のみが“１”［（Ｏ0 ，Ｏ
1 ，Ｏ2 ，Ｏ3 ）＝（０、０、０、１）］の場合には
（Ａ1 、Ａ0 ）＝（１、１）となる。
【００４４】このような接続を各階層毎に２本のアドレ
ス線に対し、各プライオリティ回路毎に行うことにより
アドレスエンコーダ６２を構成することができる。ここ
でアドレスエンコーダ６２において、アドレス線７０〜
７５と各プライオリティ回路１６，１８，２０との接続
に用いられるトランジスタの数は１つのプライオリティ
回路に対して４個であるので、最下位階層では６４個、
中間階層で１６個、最上位階層で４個であり、合計８４
個でよいのに対し、従来のアドレスエンコーダのように
６本のアドレス線のすべてを最下位階層の１６個のプラ
イオリティ回路１６に接続するものでは１９２個が必要
となる。従って本態様の高速化の効果の大きさは明らか
である。
ス線に対し、各プライオリティ回路毎に行うことにより
アドレスエンコーダ６２を構成することができる。ここ
でアドレスエンコーダ６２において、アドレス線７０〜
７５と各プライオリティ回路１６，１８，２０との接続
に用いられるトランジスタの数は１つのプライオリティ
回路に対して４個であるので、最下位階層では６４個、
中間階層で１６個、最上位階層で４個であり、合計８４
個でよいのに対し、従来のアドレスエンコーダのように
６本のアドレス線のすべてを最下位階層の１６個のプラ
イオリティ回路１６に接続するものでは１９２個が必要
となる。従って本態様の高速化の効果の大きさは明らか
である。
【００４５】次に、本発明の第３の態様のプライオリテ
ィ・エンコーダ８０では、図１０に示すように、４入力
のプライオリティ回路１６の出力線と２本のアドレス線
７０，７１との間に部分エンコーダを設けている。例え
ばプライオリティ回路１６0の第１および第２出力線Ｏ0
およびＯ1 はＯＲゲート８１の入力に接続され、ＯＲ
ゲート８１の出力は、アドレス線７１の接地トランジス
タ８２のゲート電極に接続される。一方、プライオリテ
ィ回路１６0 の第１および第３出力線Ｏ0 およびＯ2 は
ＯＲゲート８３の入力に接続され、ＯＲゲート８３の出
力がアドレス線７０の接地トランジスタ８４のゲート電
極に接続される。このような部分エンコーダを用いるこ
とによって、１本のアドレス線に継がる接地トランジス
タの数を常に１個にすることができる。これに対し、部
分エンコーダを用いない場合は、プライオリティ回路の
入力数が４入力、８入力、１６入力ではそれぞれ１本の
アドレス線に継がるトランジスタの数は２個、４個、８
個となる。従って、各プライオリティ回路毎に部分エン
コーダを持たせることにより、アドレス線に継がる接地
トランジスタの数を削減することができ、エンコード動
作の高速化を図ることができる。
ィ・エンコーダ８０では、図１０に示すように、４入力
のプライオリティ回路１６の出力線と２本のアドレス線
７０，７１との間に部分エンコーダを設けている。例え
ばプライオリティ回路１６0の第１および第２出力線Ｏ0
およびＯ1 はＯＲゲート８１の入力に接続され、ＯＲ
ゲート８１の出力は、アドレス線７１の接地トランジス
タ８２のゲート電極に接続される。一方、プライオリテ
ィ回路１６0 の第１および第３出力線Ｏ0 およびＯ2 は
ＯＲゲート８３の入力に接続され、ＯＲゲート８３の出
力がアドレス線７０の接地トランジスタ８４のゲート電
極に接続される。このような部分エンコーダを用いるこ
とによって、１本のアドレス線に継がる接地トランジス
タの数を常に１個にすることができる。これに対し、部
分エンコーダを用いない場合は、プライオリティ回路の
入力数が４入力、８入力、１６入力ではそれぞれ１本の
アドレス線に継がるトランジスタの数は２個、４個、８
個となる。従って、各プライオリティ回路毎に部分エン
コーダを持たせることにより、アドレス線に継がる接地
トランジスタの数を削減することができ、エンコード動
作の高速化を図ることができる。
【００４６】本発明のプライオリティ・エンコーダのプ
ライオリティ回路手段を構成するプライオリティ回路と
して、図２（ａ）に示すようなＮチャンネルトランジス
タをシリアル接続する構成のものを代表例に挙げて、こ
れを用いて説明したが、本発明はこれに限定されず、図
１３に示すようにＰチャンネルトランジスタをシリアル
接続する構成のプライオリティ回路を小単位のプライオ
リティ回路として階層構造化し、あるいは双方向のプラ
イオリティが可能な構成とするものも本発明の範囲に含
まれるものである。
ライオリティ回路手段を構成するプライオリティ回路と
して、図２（ａ）に示すようなＮチャンネルトランジス
タをシリアル接続する構成のものを代表例に挙げて、こ
れを用いて説明したが、本発明はこれに限定されず、図
１３に示すようにＰチャンネルトランジスタをシリアル
接続する構成のプライオリティ回路を小単位のプライオ
リティ回路として階層構造化し、あるいは双方向のプラ
イオリティが可能な構成とするものも本発明の範囲に含
まれるものである。
【００４７】以上、本発明に係るプライオリティ・エン
コーダを種々の態様を挙げて説明したが、本発明は、こ
れに限定されるわけではなく、プライオリティ回路、エ
ンコード回路の入力数や階層数や構成など本発明の要旨
を逸脱しない範囲において設計の変更および様々な改良
が可能なことは勿論である。
コーダを種々の態様を挙げて説明したが、本発明は、こ
れに限定されるわけではなく、プライオリティ回路、エ
ンコード回路の入力数や階層数や構成など本発明の要旨
を逸脱しない範囲において設計の変更および様々な改良
が可能なことは勿論である。
【００４８】
【発明の効果】以上詳述したように、本発明の第１の態
様によれば、連想メモリ（ＣＡＭ）において、一致信号
が出力される複数のアドレスを１つずつ順次出力するた
めの、簡単な構成を持ち、少ない素子で構成され、しか
も高速に作動する、大容量ＣＡＭにも適用可能なプライ
オリティ・エンコーダを提供することができる。
様によれば、連想メモリ（ＣＡＭ）において、一致信号
が出力される複数のアドレスを１つずつ順次出力するた
めの、簡単な構成を持ち、少ない素子で構成され、しか
も高速に作動する、大容量ＣＡＭにも適用可能なプライ
オリティ・エンコーダを提供することができる。
【００４９】また、本発明の第２および第３の態様によ
れば、アドレス線に継がるトランジスタの数を従来に比
し、大幅に減らすことができ、簡単な構成で高速エンコ
ード動作が可能なアドレスエンコーダを持つプライオリ
ティ・エンコーダとすることができる。
れば、アドレス線に継がるトランジスタの数を従来に比
し、大幅に減らすことができ、簡単な構成で高速エンコ
ード動作が可能なアドレスエンコーダを持つプライオリ
ティ・エンコーダとすることができる。
【００５０】また、本発明の第４の態様によれば、プラ
イオリティ付けを双方向から行うことができ、大容量Ｃ
ＡＭ等の検索、特に特定な検索を効率よく行うことがで
き、検索の自由度を上げることができる。
イオリティ付けを双方向から行うことができ、大容量Ｃ
ＡＭ等の検索、特に特定な検索を効率よく行うことがで
き、検索の自由度を上げることができる。
【図１】 本発明に係るプライオリティ・エンコーダの
一実施例の全体構成図である。
一実施例の全体構成図である。
【図２】 （ａ）、（ｂ）および（ｃ）は、本発明に係
るプライオリティ・エンコーダに用いられる小単位のプ
ライオリティ回路の一実施例の概略構成図である。
るプライオリティ・エンコーダに用いられる小単位のプ
ライオリティ回路の一実施例の概略構成図である。
【図３】 本発明に係るプライオリティ・エンコーダの
小単位のプライオリティ回路に用いられる論理演算回路
の一実施例の構成図である。
小単位のプライオリティ回路に用いられる論理演算回路
の一実施例の構成図である。
【図４】 本発明に係るプライオリティ・エンコーダに
用いられるプライオリティ回路の別の実施例の部分構成
図である。
用いられるプライオリティ回路の別の実施例の部分構成
図である。
【図５】 本発明に係るプライオリティ・エンコーダに
用いられるプライオリティ回路の別の実施例の部分構成
図である。
用いられるプライオリティ回路の別の実施例の部分構成
図である。
【図６】 （ａ）および（ｂ）は、本発明に係るプライ
オリティ・エンコーダに用いられるプライオリティ回路
の優先度付動作の説明図である。
オリティ・エンコーダに用いられるプライオリティ回路
の優先度付動作の説明図である。
【図７】 本発明に係るプライオリティ・エンコーダに
用いられるプライオリティ回路の別の実施例の構成図で
ある。
用いられるプライオリティ回路の別の実施例の構成図で
ある。
【図８】 （ａ）および（ｂ）は、図７に示すプライオ
リティ回路のそれぞれ異なる使用態様を説明する説明図
である。
リティ回路のそれぞれ異なる使用態様を説明する説明図
である。
【図９】 本発明に係るプライオリティ・エンコーダの
別の実施例の概略構成図である。
別の実施例の概略構成図である。
【図１０】 本発明に係るプライオリティ・エンコーダ
の別の実施例の部分構成図である。
の別の実施例の部分構成図である。
【図１１】 従来のアドレスエンコーダの構成図であ
る。
る。
【図１２】 従来のプライオリティ・エンコーダの構成
図である。
図である。
【図１３】 従来のプライオリティ・エンコーダのプラ
イオリティ回路の構成図である。
イオリティ回路の構成図である。
１０ プライオリティ・エンコーダ １２ プライオリティ回路手段 １４ エンコード手段 １６，１８，２０，４０ 小単位プライオリティ回路 ２２ プライオリティ回路要素 ２４ インバータ ２６ Ｎ0 ，Ｎ1 ，Ｎ2 ，Ｎ3 ＮＭＯＳトランジスタ ２８ Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ＰＭＯＳトランジスタ ３０ 論理演算回路 ３２ イクスクルーシブ ＯＲゲート ３４ ＡＮＤゲート ３６ ＯＲゲート Ｉ 入力端子 Ｏ 出力端子 ｅ イネーブル信号端子 ｏｒ 論理和出力端子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 15/00 - 15/06 G06F 7/00 H03M 7/20 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (7)
- 【請求項１】複数の入力信号の中に少なくとも２つのア
ドレスにコード化すべき信号が含まれている場合に、前
記入力信号を１つのアドレスのみにコード化すべき信号
が含まれている出力信号に分け、所定の優先度を付けて
順次出力するプライオリティ手段と、当該プライオリテ
ィ手段により優先度を付けて出力された前記１つのアド
レスのみにコード化すべき信号が含まれている出力信号
を入力信号として受け、そのアドレスをコード化して出
力するエンコード手段とをそれぞれ分離して有するプラ
イオリティ・エンコーダであって、 前記プライオリティ手段を、前記複数の入力信号よりも
少ない数の入力信号を入力とする小単位のプライオリテ
ィ回路を用いて階層構造化し、下位階層の小単位プライ
オリティ回路の論理和出力を上位階層の小単位プライオ
リティ回路の１つの入力信号とし、この１つの入力信号
のアドレスに対応するアドレスにおける上位階層のプラ
イオリティ回路の出力信号を前記下位階層のプライオリ
ティ回路のイネーブル信号としたことを特徴とするプラ
イオリティ・エンコーダ。 - 【請求項２】前記プライオリティ回路は、複数のプライ
オリティ回路要素列で構成され、このプライオリティ回
路要素列は、信号入力端子と、この信号入力端子に入力
された入力信号を用いて前または後のプライオリティ回
路要素列への伝搬制御信号を生成する第１のスイッチ回
路と、前記入力信号によって前記第１のスイッチ回路と
排他的に制御され、後または前のプライオリティ回路要
素列から伝搬されてくる伝搬制御信号をそれぞれ前また
は後のプライオリティ回路要素列に伝搬する第２のスイ
ッチ回路と、当該プライオリティ回路要素列の前後の伝
搬制御信号の間、もしくは、これらの伝搬制御信号の一
方と前記入力信号との論理演算を行ない、その結果を前
記イネーブル信号が活性化された時に出力する論理演算
手段とを有するものである請求項１に記載のプライオリ
ティ・エンコーダ。 - 【請求項３】請求項１または２に記載のプライオリティ
・エンコーダであって、前記プライオリティ手段はＮ階
層からなり、最上位階層の小単位プライオリティ回路の
入力信号数が２a （ａ≧１）、最下位階層の小単位プラ
イオリティ回路の入力信号数が２b （ｂ≧１）、中間階
層の小単位プライオリティ回路が（Ｎ−２（Ｎ≧２））
階層であり、その入力信号数が２c （ｃ≧０）であると
する時に、前記エンコード手段は、前記最上位階層のプ
ライオリティ回路の２a 本の出力に取り付けられ、前記
コード化すべき信号のアドレスの上位ａビットをコード
化する上位エンコード回路と、前記最下位階層のプライ
オリティ回路の２b 本の出力に取り付けられ、前記アド
レスの下位ｂビットをコード化する下位エンコード回路
と、前記中間階層のプライオリティ回路の２c 本の出力
にそれぞれ取り付けられ、前記アドレスの中間のＣビッ
トをコード化するＮ−２の中間エンコード回路とを有す
ることを特徴とするプライオリティ・エンコーダ。 - 【請求項４】請求項３に記載のプライオリティ・エンコ
ーダであって、前記プライオリティ回路と、前記下位エ
ンコード回路、（Ｎ−２）の中間エンコード回路および
前記上位エンコード回路の少なくとも１つとの間に部分
エンコーダを設けたことを特徴とするプライオリティ・
エンコーダ。 - 【請求項５】前記プライオリティ回路は、前記優先度を
一つの方向あるいは逆方向に選択的に定義できるもので
ある請求項１ないし４に記載のプライオリティ・エンコ
ーダ。 - 【請求項６】前記プライオリティ回路は、前記最下位ま
たは最上位のプライオリティ回路要素列から出力される
前記伝搬制御信号を前記論理和出力とする請求項１ない
し５に記載のプライオリティ・エンコーダ。 - 【請求項７】前記プライオリティ回路は、入力されるす
べての前記入力信号を直接論理演算して論理和出力とし
て出力する手段を有するものである請求項１ないし５に
記載のプライオリティ・エンコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04003404A JP3103416B2 (ja) | 1992-01-10 | 1992-01-10 | プライオリティ・エンコーダ |
| US08/002,463 US5555397A (en) | 1992-01-10 | 1993-01-07 | Priority encoder applicable to large capacity content addressable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04003404A JP3103416B2 (ja) | 1992-01-10 | 1992-01-10 | プライオリティ・エンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189979A JPH05189979A (ja) | 1993-07-30 |
| JP3103416B2 true JP3103416B2 (ja) | 2000-10-30 |
Family
ID=11556447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04003404A Expired - Fee Related JP3103416B2 (ja) | 1992-01-10 | 1992-01-10 | プライオリティ・エンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103416B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038649B2 (ja) * | 1997-04-16 | 2000-05-08 | 日本電気株式会社 | 連想検索装置および方法 |
| JP3196720B2 (ja) * | 1998-03-20 | 2001-08-06 | 日本電気株式会社 | 連想メモリ制御回路及び制御方法 |
| US6591331B1 (en) | 1999-12-06 | 2003-07-08 | Netlogic Microsystems, Inc. | Method and apparatus for determining the address of the highest priority matching entry in a segmented content addressable memory device |
-
1992
- 1992-01-10 JP JP04003404A patent/JP3103416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189979A (ja) | 1993-07-30 |
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|---|---|---|---|
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