JPS6312303B2 - - Google Patents
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- JPS6312303B2 JPS6312303B2 JP57081310A JP8131082A JPS6312303B2 JP S6312303 B2 JPS6312303 B2 JP S6312303B2 JP 57081310 A JP57081310 A JP 57081310A JP 8131082 A JP8131082 A JP 8131082A JP S6312303 B2 JPS6312303 B2 JP S6312303B2
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- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明はコンピユータ等に使用される転送情報
の誤り訂正回路に関する。
の誤り訂正回路に関する。
一般に、記憶装置においては、装置の信頼性を
上げるためにメモリ読出し情報に対して誤りを検
出し、これを訂正する誤り訂正機能の付加された
ものが多い。このような記憶装置用誤り訂正回路
の一例として、ハミング符号による１ビツトエラ
ー訂正および２ビツトエラー検出を行なうことの
できる従来例につき、第１図のブロツク図を参照
して説明する。この図において、入力情報線１か
ら入力した情報は情報保持回路２に保持された
後、その出力側に接続された情報選択回路３に加
えられて後述する書込み情報との選択が行われ
る。情報選択回路３の出力はハミング符号生成回
路４に与えられ、ここでハミング符号を生成した
のち情報選択回路３の出力とともに書込み情報保
持回路５に入力して保持される。この書込み情報
保持回路５の出力は、メモリモジユール制御線１
２およびアドレス信号線１３を介して与えられる
信号により制御されてメモリモジユール６に書き
込まれる。次に、読み出し時には、メモリモジユ
ール６においてアドレス信号線１３およびメモリ
モジユール制御線１２を介しての制御により記憶
されていた情報が読み出され、誤り訂正回路７の
読出し情報保持回路７−１に与えられて保持され
る。読出し情報保持回路７−１の出力はハミング
符号解続回路７−２に与えられてハミング符号が
解読され、保持回路７−１の情報とともにエラー
修正回路７−３に入力される。そして、与えられ
た情報にエラーがあれば、ここで訂正される。エ
ラー修正回路７−３の出力は情報線８を通して外
部装置（図示せず）へ読出し情報として出力され
る。なお、制御線９，１０および１１はそれぞれ
情報保持回路２，７−１および５の情報を出力す
るための制御線である。
上げるためにメモリ読出し情報に対して誤りを検
出し、これを訂正する誤り訂正機能の付加された
ものが多い。このような記憶装置用誤り訂正回路
の一例として、ハミング符号による１ビツトエラ
ー訂正および２ビツトエラー検出を行なうことの
できる従来例につき、第１図のブロツク図を参照
して説明する。この図において、入力情報線１か
ら入力した情報は情報保持回路２に保持された
後、その出力側に接続された情報選択回路３に加
えられて後述する書込み情報との選択が行われ
る。情報選択回路３の出力はハミング符号生成回
路４に与えられ、ここでハミング符号を生成した
のち情報選択回路３の出力とともに書込み情報保
持回路５に入力して保持される。この書込み情報
保持回路５の出力は、メモリモジユール制御線１
２およびアドレス信号線１３を介して与えられる
信号により制御されてメモリモジユール６に書き
込まれる。次に、読み出し時には、メモリモジユ
ール６においてアドレス信号線１３およびメモリ
モジユール制御線１２を介しての制御により記憶
されていた情報が読み出され、誤り訂正回路７の
読出し情報保持回路７−１に与えられて保持され
る。読出し情報保持回路７−１の出力はハミング
符号解続回路７−２に与えられてハミング符号が
解読され、保持回路７−１の情報とともにエラー
修正回路７−３に入力される。そして、与えられ
た情報にエラーがあれば、ここで訂正される。エ
ラー修正回路７−３の出力は情報線８を通して外
部装置（図示せず）へ読出し情報として出力され
る。なお、制御線９，１０および１１はそれぞれ
情報保持回路２，７−１および５の情報を出力す
るための制御線である。
ところで、このような従来例によれば、メモリ
モジユール６から読み出された情報は、常にハミ
ング符号解続回路７−２とエラー修正回路７−３
とにより訂正されてから出力されるが、実際の記
憶装置において読み出しエラーが発生する確率は
小さく、多くの場合は時間を無駄に消費すること
になる。このため、記憶装置において高速読出し
が要求される場合、読出し情報保持回路７−１に
保持されたメモリモジユール６からの読出し情報
は、直接外部装置に向けて先行出力される。そし
て、もし、この読出し情報にエラーがあつた場合
には、追つてエラーの存在を外部装置に知らせ、
前記ハミング符号解続回路とエラー修正回路とに
よりエラーの訂正された読出し情報を出力するよ
うになつている。図に見られる破線による引出し
線はメモリ６からの読出し情報を出力するための
読出し情報出力線である。しかし乍ら、最近にお
ける処理の高速性、経済性および小型化の要求か
ら、誤り訂正回路にLSI化を計ろうとすると、
LSIのピン数の制限により上記メモリ読出し情報
のための出力線を引出すことができないという問
題が残されていた。
モジユール６から読み出された情報は、常にハミ
ング符号解続回路７−２とエラー修正回路７−３
とにより訂正されてから出力されるが、実際の記
憶装置において読み出しエラーが発生する確率は
小さく、多くの場合は時間を無駄に消費すること
になる。このため、記憶装置において高速読出し
が要求される場合、読出し情報保持回路７−１に
保持されたメモリモジユール６からの読出し情報
は、直接外部装置に向けて先行出力される。そし
て、もし、この読出し情報にエラーがあつた場合
には、追つてエラーの存在を外部装置に知らせ、
前記ハミング符号解続回路とエラー修正回路とに
よりエラーの訂正された読出し情報を出力するよ
うになつている。図に見られる破線による引出し
線はメモリ６からの読出し情報を出力するための
読出し情報出力線である。しかし乍ら、最近にお
ける処理の高速性、経済性および小型化の要求か
ら、誤り訂正回路にLSI化を計ろうとすると、
LSIのピン数の制限により上記メモリ読出し情報
のための出力線を引出すことができないという問
題が残されていた。
発明の目的
本発明の目的は、従来技術の問題点を解決し、
入力情報線と出力情報線とを共通に使用すること
のできる誤り訂正手段と、チエツクビツトを除く
入力情報を保持する手段とを備えることによつ
て、入力情報の高速転送を可能にし、該情報にエ
ラーが存在した場合にはエラー訂正情報の転送を
行うことのできるLSI化に適した誤り訂正回路を
提供するにある。
入力情報線と出力情報線とを共通に使用すること
のできる誤り訂正手段と、チエツクビツトを除く
入力情報を保持する手段とを備えることによつ
て、入力情報の高速転送を可能にし、該情報にエ
ラーが存在した場合にはエラー訂正情報の転送を
行うことのできるLSI化に適した誤り訂正回路を
提供するにある。
発明の特徴
本発明によれば、複数の情報の並列転送に際し
てこれ等情報の誤りを訂正する誤り訂正回路にお
いて、誤り訂正用チエツクビツトを含む入力情報
と誤り訂正後の出力情報とを共通の入出力線を介
して入出力する誤り訂正手段と、該誤り訂正手段
に加えられる入力情報のうちチエツクビツトを除
く情報を入力して、これを保持する手段と、前記
誤り訂正手段の出力および該保持手段の出力をう
け、これ等の情報を選択して要求元に転送する選
択手段とを含んで構成されたことを特徴とする転
送情報の誤り訂正回路が得られる。
てこれ等情報の誤りを訂正する誤り訂正回路にお
いて、誤り訂正用チエツクビツトを含む入力情報
と誤り訂正後の出力情報とを共通の入出力線を介
して入出力する誤り訂正手段と、該誤り訂正手段
に加えられる入力情報のうちチエツクビツトを除
く情報を入力して、これを保持する手段と、前記
誤り訂正手段の出力および該保持手段の出力をう
け、これ等の情報を選択して要求元に転送する選
択手段とを含んで構成されたことを特徴とする転
送情報の誤り訂正回路が得られる。
次に本発明による誤り訂正回路について図面を
参照して説明する。
参照して説明する。
第２図は本発明による第１の実施例の構成をブ
ロツク図により示したものである。図において、
誤り訂正回路は、情報選択制御回路１−１〜１−
５を含むデータ系選択回路１と、データ制御回路
２−１，２−２を含む誤り訂正回路２と、メモリ
読出し情報をうけとつて保持する情報保持回路３
とによつて構成されている。また、メモリモジユ
ール４はメモリブロツク４−１，４−２により構
成されている。上記のうち、誤り訂正回路２に
は、それぞれデータ制御回路２−１および２−２
に付随してエラーチエツク用符号の発生回路、エ
ラー検出回路、エラー訂正回路が含まれており、
それぞれ入出力を共用する情報線を介して読出
し、書込みができる。読出し情報保持回路３は、
メモリモジユール４からデータ系選択回路１を経
由して読出し情報を受けとり、これを保持する。
ロツク図により示したものである。図において、
誤り訂正回路は、情報選択制御回路１−１〜１−
５を含むデータ系選択回路１と、データ制御回路
２−１，２−２を含む誤り訂正回路２と、メモリ
読出し情報をうけとつて保持する情報保持回路３
とによつて構成されている。また、メモリモジユ
ール４はメモリブロツク４−１，４−２により構
成されている。上記のうち、誤り訂正回路２に
は、それぞれデータ制御回路２−１および２−２
に付随してエラーチエツク用符号の発生回路、エ
ラー検出回路、エラー訂正回路が含まれており、
それぞれ入出力を共用する情報線を介して読出
し、書込みができる。読出し情報保持回路３は、
メモリモジユール４からデータ系選択回路１を経
由して読出し情報を受けとり、これを保持する。
このように構成された実施例の動作について説
明すると、まず、共用の入出力情報線１０１に与
えられた入力情報は、データ系選択回路１におい
て制御線２４、または２２により制御された情報
選択制御回路１−１、または１−３によつて選択
され、誤り訂正回路２のデータ制御回路２−１、
または２−２に転送される。この転送された入力
情報は、誤り訂正回路２においてエラーチエツク
され、エラー訂正用符号が付加されたのちにデー
タ系選択回路１の情報選択制御回路１−２を介し
てメモリモジユール４に転送される。このメモリ
モジユール４では、制御線２６，２８、アドレス
線２７，２９からの書込制御によりメモリブロツ
ク４−１、または４−２へ転送されてきたエラー
訂正符号の付加された情報を記憶する。
明すると、まず、共用の入出力情報線１０１に与
えられた入力情報は、データ系選択回路１におい
て制御線２４、または２２により制御された情報
選択制御回路１−１、または１−３によつて選択
され、誤り訂正回路２のデータ制御回路２−１、
または２−２に転送される。この転送された入力
情報は、誤り訂正回路２においてエラーチエツク
され、エラー訂正用符号が付加されたのちにデー
タ系選択回路１の情報選択制御回路１−２を介し
てメモリモジユール４に転送される。このメモリ
モジユール４では、制御線２６，２８、アドレス
線２７，２９からの書込制御によりメモリブロツ
ク４−１、または４−２へ転送されてきたエラー
訂正符号の付加された情報を記憶する。
メモリモジユール４における記憶された情報の
読出しは、同様に制御線２６，２８、アドレス線
２７，２８による信号制御によつて行われる。読
出された情報は、データ系選択回路１を経由し、
直接読出情報保持回路３に保持されるとともに、
情報選択制御回路１−１および１−３に与えら
れ、それぞれの制御線２４、または２２による制
御により情報選択制御回路１−１、または１−３
を動作させてデータ制御回路２−１、または２−
２に与えられる。先に、読出情報保持回路３に保
持された情報は、情報選択制御回路１−５におい
て、制御線２５の制御により選択されて入出力情
報線１０１を介し図示されていない外部装置へ転
送される。また、データ制御回路２−１、または
２−２に入力したメモリから読出された情報は、
エラーチエツクされ、エラー訂正後、もしエラー
があれば、エラー情報線１０２を介して上記の外
部装置にエラーの存在を報告する。あるいは、エ
ラーの訂正が可能であれば、データ制御回路２−
１、または２−２においてエラー訂正したのち、
情報選択制御回路１−４に送り、制御線２１の制
御によつて読出しエラー訂正情報を入出力情報線
１０１を介して外部装置へ追送する。
読出しは、同様に制御線２６，２８、アドレス線
２７，２８による信号制御によつて行われる。読
出された情報は、データ系選択回路１を経由し、
直接読出情報保持回路３に保持されるとともに、
情報選択制御回路１−１および１−３に与えら
れ、それぞれの制御線２４、または２２による制
御により情報選択制御回路１−１、または１−３
を動作させてデータ制御回路２−１、または２−
２に与えられる。先に、読出情報保持回路３に保
持された情報は、情報選択制御回路１−５におい
て、制御線２５の制御により選択されて入出力情
報線１０１を介し図示されていない外部装置へ転
送される。また、データ制御回路２−１、または
２−２に入力したメモリから読出された情報は、
エラーチエツクされ、エラー訂正後、もしエラー
があれば、エラー情報線１０２を介して上記の外
部装置にエラーの存在を報告する。あるいは、エ
ラーの訂正が可能であれば、データ制御回路２−
１、または２−２においてエラー訂正したのち、
情報選択制御回路１−４に送り、制御線２１の制
御によつて読出しエラー訂正情報を入出力情報線
１０１を介して外部装置へ追送する。
上記の実施例においては、メモリモジユール内
のメモリブロツクを２個設け、誤り訂正回路の２
個のデータ制御回路をそれぞれ入出力線および読
出し、書込みに対して共用させた例を示したが、
メモリブロツクおよびデータ制御回路の数を必要
により任意に選べることは言うまでもない。ま
た、メモリモジユールから読出された情報は、デ
ータ系選択回路１内を素通りして情報保持回路３
に保持されるが、データ系選択回路内で制御回路
を通つたのち、情報保持回路に加えるようにする
こともできる。
のメモリブロツクを２個設け、誤り訂正回路の２
個のデータ制御回路をそれぞれ入出力線および読
出し、書込みに対して共用させた例を示したが、
メモリブロツクおよびデータ制御回路の数を必要
により任意に選べることは言うまでもない。ま
た、メモリモジユールから読出された情報は、デ
ータ系選択回路１内を素通りして情報保持回路３
に保持されるが、データ系選択回路内で制御回路
を通つたのち、情報保持回路に加えるようにする
こともできる。
第３図は本発明による第２の実施例の構成をブ
ロツク図により示したものである。この例は、メ
モリモジユール４内にメモリブロツクが２個、誤
り訂正回路６内にデータ制御回路が２個用いられ
ている。第１の実施例と同じように、データ制御
回路６−１および６−２にはそれぞれ共用の入出
力線が備えられているが、このうちデータ制御回
路６−１はメモリモジユール４の読出し用、デー
タ制御回路６−２は書込用に専用される点に第１
の実施例との相違がある。したがつて、データ系
選択回路５には、読出し情報の選択に用いられる
情報選択制御回路５−１、書込み情報の選択に用
いられる情報選択制御回路５−２、そして情報保
持回路３に保持された読出し情報の送出用情報選
択制御回路５−３が備えられている。そして、こ
れ等情報選択制御回路を含む全体の動作について
は更に説明するまでもなく容易に理解できよう。
ロツク図により示したものである。この例は、メ
モリモジユール４内にメモリブロツクが２個、誤
り訂正回路６内にデータ制御回路が２個用いられ
ている。第１の実施例と同じように、データ制御
回路６−１および６−２にはそれぞれ共用の入出
力線が備えられているが、このうちデータ制御回
路６−１はメモリモジユール４の読出し用、デー
タ制御回路６−２は書込用に専用される点に第１
の実施例との相違がある。したがつて、データ系
選択回路５には、読出し情報の選択に用いられる
情報選択制御回路５−１、書込み情報の選択に用
いられる情報選択制御回路５−２、そして情報保
持回路３に保持された読出し情報の送出用情報選
択制御回路５−３が備えられている。そして、こ
れ等情報選択制御回路を含む全体の動作について
は更に説明するまでもなく容易に理解できよう。
発明の効果
以上の説明により明らかなように、本発明によ
れば、誤り訂正回路の入出力情報線を共通化して
信号線の数を減らし、かつ誤り訂正回路とは別に
設けた読出し情報保持回路を介して読出し情報を
転送し、読出し情報に誤りがあつた場合にはあと
から訂正情報を転送することによつて、構成を簡
易化し、LSIへの適用を容易にするとともに、転
送性能の高速性を向上すべく大きな効果がある。
れば、誤り訂正回路の入出力情報線を共通化して
信号線の数を減らし、かつ誤り訂正回路とは別に
設けた読出し情報保持回路を介して読出し情報を
転送し、読出し情報に誤りがあつた場合にはあと
から訂正情報を転送することによつて、構成を簡
易化し、LSIへの適用を容易にするとともに、転
送性能の高速性を向上すべく大きな効果がある。
第１図は記憶装置に適用される誤り訂正回路の
従来例の構成を示すブロツク図、第２図は本発明
による第１の実施例の構成を示すブロツク図、第
３図は本発明による第２の実施例の構成を示すブ
ロツク図である。 図において、１，５はデータ系選択回路、１−
１〜１−５，５−１〜５−３は情報選択制御回
路、２，６は誤り訂正回路、２−１，２−２，６
−１，６−２はデータ制御回路、３は読出し情報
保持回路、４はメモリモジユール、４−１，４−
２はメモリブロツクである。
従来例の構成を示すブロツク図、第２図は本発明
による第１の実施例の構成を示すブロツク図、第
３図は本発明による第２の実施例の構成を示すブ
ロツク図である。 図において、１，５はデータ系選択回路、１−
１〜１−５，５−１〜５−３は情報選択制御回
路、２，６は誤り訂正回路、２−１，２−２，６
−１，６−２はデータ制御回路、３は読出し情報
保持回路、４はメモリモジユール、４−１，４−
２はメモリブロツクである。
Claims (1)
- １ 複数の情報の並列転送に際してこれ等情報の
誤りを訂正する誤り訂正回路において、誤り訂正
用チエツクビツトを含む入力情報と誤り訂正後の
出力情報とを共通の入出力線を介して入出力する
誤り訂正手段と、該誤り訂正手段に加えられる入
力情報のうちチエツクビツトを除く情報を入力し
て、これを保持する手段と、前記誤り訂正手段の
出力および該保持手段の出力をうけ、これ等の情
報を選択して要求元に転送する選択手段とを含ん
で構成されたことを特徴とする転送情報の誤り訂
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081310A JPS58200351A (ja) | 1982-05-14 | 1982-05-14 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081310A JPS58200351A (ja) | 1982-05-14 | 1982-05-14 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200351A JPS58200351A (ja) | 1983-11-21 |
| JPS6312303B2 true JPS6312303B2 (ja) | 1988-03-18 |
Family
ID=13742821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081310A Granted JPS58200351A (ja) | 1982-05-14 | 1982-05-14 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432612U (ja) * | 1990-07-11 | 1992-03-17 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206225A (ja) * | 1984-03-30 | 1985-10-17 | Oki Electric Ind Co Ltd | 誤り訂正復号回路 |
| JPS6238030A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 誤り訂正装置 |
| JPS6380629A (ja) * | 1986-09-24 | 1988-04-11 | Railway Technical Res Inst | メギツト型復号器 |
-
1982
- 1982-05-14 JP JP57081310A patent/JPS58200351A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432612U (ja) * | 1990-07-11 | 1992-03-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58200351A (ja) | 1983-11-21 |
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