JPH0670775B2 - エラ−検出・訂正システム - Google Patents
エラ−検出・訂正システムInfo
- Publication number
- JPH0670775B2 JPH0670775B2 JP61267551A JP26755186A JPH0670775B2 JP H0670775 B2 JPH0670775 B2 JP H0670775B2 JP 61267551 A JP61267551 A JP 61267551A JP 26755186 A JP26755186 A JP 26755186A JP H0670775 B2 JPH0670775 B2 JP H0670775B2
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- Japan
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- data
- error
- syndrome
- memory
- error detection
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高集積メモリ素子で構成されるデータ記憶装置
のためのエラー検出及び訂正システム、特に「SEC−DE
D」（Single Error Correction−Double Error Detecti
on）として知られている単一エラー訂正，二重エラー，
検出に関するものである。
のためのエラー検出及び訂正システム、特に「SEC−DE
D」（Single Error Correction−Double Error Detecti
on）として知られている単一エラー訂正，二重エラー，
検出に関するものである。
従来の「SEC−DED」を使用したエラー訂正システムにつ
いては、特開昭57−34256号に於いて記載されている。
いては、特開昭57−34256号に於いて記載されている。
上記従来技術は、低価格なシステムを構成する場合につ
いての配慮がなされておらずエラー検出及び訂正回路を
LSI化しようとする場合についての配慮もなされていな
い、即ちLSI化する場合メモリから読み出したデータを
入力する信号線と、これを訂正したデータを出力する信
号線用の端子が必要となりピン数の増加を招くという問
題がある。さらには、パーソナル・コンピユータやワー
ク・ステーシヨンなど比較的低価格なシステムに於いて
はメインプロセツサのデータバスは双方向性のバスで構
成されることが多く、このためにメモリからの読み出し
データと訂正データを双方向性バスにした場合にはデー
タを入力する時間と訂正データを出力する時間を切替え
る必要があり、メモリの読出し時間が増加して性能低下
をきたすという問題点があつた。
いての配慮がなされておらずエラー検出及び訂正回路を
LSI化しようとする場合についての配慮もなされていな
い、即ちLSI化する場合メモリから読み出したデータを
入力する信号線と、これを訂正したデータを出力する信
号線用の端子が必要となりピン数の増加を招くという問
題がある。さらには、パーソナル・コンピユータやワー
ク・ステーシヨンなど比較的低価格なシステムに於いて
はメインプロセツサのデータバスは双方向性のバスで構
成されることが多く、このためにメモリからの読み出し
データと訂正データを双方向性バスにした場合にはデー
タを入力する時間と訂正データを出力する時間を切替え
る必要があり、メモリの読出し時間が増加して性能低下
をきたすという問題点があつた。
本発明の目的は、上記問題を解決でき、性能低下を極力
少なくでき、低価格なシステムで容易にエラー訂正回路
をLSI化できるシステムを提供することにある。
少なくでき、低価格なシステムで容易にエラー訂正回路
をLSI化できるシステムを提供することにある。
上記目的を達成するため、本発明によるエラー検出・訂
正システムは、データを記憶するデータメモリと、前記
データメモリをプロセッサと直接接続する双方向の単一
データバスと、該データバスに接続され、前記データメ
モリに記憶されるデータに対してエラー検出及び訂正用
のチェックビットを生成するチェックビット生成手段
と、該生成されたチェックビットを記憶するチェックビ
ットメモリと、それぞれ前記データメモリおよび前記チ
ェックビットメモリから読み出された対応するデータお
よびチェックビットに基づきエラーシンドロームを生成
するシンドローム生成手段と、 該生成されたシンドロームに基づき前記データメモリか
ら読み出されたデータのエラーを検出するエラー検出手
段と、該データバス上のデータを、前記エラー検出手段
のエラー検出出力に応答して一時記憶するデータラッチ
と、前記シンドローム生成手段から出力されるシンドロ
ームを、前記エラー検出手段のエラー検出出力に応答し
て一時記憶するシンドロームラッチと、該シンドローム
ラッチおよび前記データラッチにそれぞれ一時記憶され
たシンドロームおよびデータに基づいて、当該エラーを
訂正するエラー訂正手段と、前記エラー検出手段のエラ
ー検出出力をデータ読出しの再試行指示信号として与え
る手段と、前記プロセッサによるデータ読出しの再試行
に対して、前記データメモリからのデータ出力を抑止す
る手段と、該抑止されたデータに代えて、前記エラー訂
正手段から出力される訂正データを前記データバスに出
力するドライバとを備え、前記データバスから前記チェ
ックビット生成手段および前記シンドローム生成手段へ
のデータ経路と、前記エラー訂正手段から前記データバ
スへのデータ経路を共通としたものである。
正システムは、データを記憶するデータメモリと、前記
データメモリをプロセッサと直接接続する双方向の単一
データバスと、該データバスに接続され、前記データメ
モリに記憶されるデータに対してエラー検出及び訂正用
のチェックビットを生成するチェックビット生成手段
と、該生成されたチェックビットを記憶するチェックビ
ットメモリと、それぞれ前記データメモリおよび前記チ
ェックビットメモリから読み出された対応するデータお
よびチェックビットに基づきエラーシンドロームを生成
するシンドローム生成手段と、 該生成されたシンドロームに基づき前記データメモリか
ら読み出されたデータのエラーを検出するエラー検出手
段と、該データバス上のデータを、前記エラー検出手段
のエラー検出出力に応答して一時記憶するデータラッチ
と、前記シンドローム生成手段から出力されるシンドロ
ームを、前記エラー検出手段のエラー検出出力に応答し
て一時記憶するシンドロームラッチと、該シンドローム
ラッチおよび前記データラッチにそれぞれ一時記憶され
たシンドロームおよびデータに基づいて、当該エラーを
訂正するエラー訂正手段と、前記エラー検出手段のエラ
ー検出出力をデータ読出しの再試行指示信号として与え
る手段と、前記プロセッサによるデータ読出しの再試行
に対して、前記データメモリからのデータ出力を抑止す
る手段と、該抑止されたデータに代えて、前記エラー訂
正手段から出力される訂正データを前記データバスに出
力するドライバとを備え、前記データバスから前記チェ
ックビット生成手段および前記シンドローム生成手段へ
のデータ経路と、前記エラー訂正手段から前記データバ
スへのデータ経路を共通としたものである。
本発明の回路では、メモリから読み出したデータをメイ
ンプロセツサに送出すると同時に、このデータとチエツ
ク・ビツトによりシンドロームを発生してエラー検出を
行なう。エラーがない時はメインプロセツサは受取つた
データを正常なデータとして処理を続行する。エラー検
出の結果単一エラーが発生した場合、読出したデータと
シンドロームパターンをラツチし、メインプロセツサに
対して再試行を指示する。読出しの再試行のサイクルで
はラツチされたシンドロームパターンによりラツチされ
たデータを訂正してプロセツサに送出する。
ンプロセツサに送出すると同時に、このデータとチエツ
ク・ビツトによりシンドロームを発生してエラー検出を
行なう。エラーがない時はメインプロセツサは受取つた
データを正常なデータとして処理を続行する。エラー検
出の結果単一エラーが発生した場合、読出したデータと
シンドロームパターンをラツチし、メインプロセツサに
対して再試行を指示する。読出しの再試行のサイクルで
はラツチされたシンドロームパターンによりラツチされ
たデータを訂正してプロセツサに送出する。
これにより、単一エラーのあつた時のみバスの切替えが
必要となり通常のエラーが発生しない状態での性能低下
を極力抑えることが可能となる。また、読出したデータ
と訂正したデータの両方の信号線を端子として用意する
必要がなくなり、LSI化に適したシステムを提供でき
る。
必要となり通常のエラーが発生しない状態での性能低下
を極力抑えることが可能となる。また、読出したデータ
と訂正したデータの両方の信号線を端子として用意する
必要がなくなり、LSI化に適したシステムを提供でき
る。
以下、本発明の一実施例を第１図，第２図を用いて説明
する。
する。
第１図は本発明のエラー検出及び訂正システムであり、
100はメインプロセツサ,110はデータを記憶するデータ
・メモリ,120は「SEC−DED」コードを記憶するチエツク
・ビツト・メモリ,200はエラー検出及び訂正回路,300は
プロセツサ100からの書込みデータ、及びデータメモリ1
10からの読み出しデータを転送する双方向性のデータ・
バス,400はチエツクビツト・データをチエツクビツトメ
モリ120へ、あるいは120から転送する双方向性バス,500
はメインプロセツサ100に対してメモリアクセスの再試
行を指示する信号線である。
100はメインプロセツサ,110はデータを記憶するデータ
・メモリ,120は「SEC−DED」コードを記憶するチエツク
・ビツト・メモリ,200はエラー検出及び訂正回路,300は
プロセツサ100からの書込みデータ、及びデータメモリ1
10からの読み出しデータを転送する双方向性のデータ・
バス,400はチエツクビツト・データをチエツクビツトメ
モリ120へ、あるいは120から転送する双方向性バス,500
はメインプロセツサ100に対してメモリアクセスの再試
行を指示する信号線である。
第１図中200のエラー検出及び訂正回路をさらに詳細に
示した図が第２図であり、250は、チエツク・ビツト生
成器,260はシンドローム生成器,270はエラー検出器,280
はシンドロームを記憶するラツチ,290はデータを記憶す
るラツチ,295はエラー訂正器,210,220,230,240はドライ
バ,271はアンド・ゲートである。
示した図が第２図であり、250は、チエツク・ビツト生
成器,260はシンドローム生成器,270はエラー検出器,280
はシンドロームを記憶するラツチ,290はデータを記憶す
るラツチ,295はエラー訂正器,210,220,230,240はドライ
バ,271はアンド・ゲートである。
本実施例に於いて書込み動作を先ず説明し、次に読出し
時の動作について説明する。メインプロセツサからデー
タをデータメモリ110に書き込む場合、先ずメインプロ
セツサ100は書き込みデータをデータ・バス300に送出す
るとともに、信号線600を無効としライト状態にする。
このデータはデータ・バス300を介してデータ・メモリ1
10に送出され、図中350で示したアドレスで示される番
地にデータが書き込まれる。ここで、信号線600が無効
であるため、アンドゲート271の出力信号線690も無効と
なりデータ・メモリ，チエツク・ビツト・メモリからは
データは出力されない。これと並行して、書込みデータ
は、ドライバ210を介してデータバス300から信号線610
に送付され、さらにチエツクビツト生成器250に付加さ
れる。チエツクビツト生成器250で生成されたチエツク
・ビツトは信号線620からドライバ230を介して双方向バ
ス400に送付され、チエツク・ビツトメモリ120にチエツ
ク・ビツトが記憶される。
時の動作について説明する。メインプロセツサからデー
タをデータメモリ110に書き込む場合、先ずメインプロ
セツサ100は書き込みデータをデータ・バス300に送出す
るとともに、信号線600を無効としライト状態にする。
このデータはデータ・バス300を介してデータ・メモリ1
10に送出され、図中350で示したアドレスで示される番
地にデータが書き込まれる。ここで、信号線600が無効
であるため、アンドゲート271の出力信号線690も無効と
なりデータ・メモリ，チエツク・ビツト・メモリからは
データは出力されない。これと並行して、書込みデータ
は、ドライバ210を介してデータバス300から信号線610
に送付され、さらにチエツクビツト生成器250に付加さ
れる。チエツクビツト生成器250で生成されたチエツク
・ビツトは信号線620からドライバ230を介して双方向バ
ス400に送付され、チエツク・ビツトメモリ120にチエツ
ク・ビツトが記憶される。
次に上記書込んだデータを読み出す場合の動作について
説明する。メインプロセツサがデータメモリ110からデ
ータを読み出す場合、信号線600のリード要求が有効と
なる。また信号線500の再試行指示信号は無効であるた
めアンドゲート271の出力信号690は有効となり、アドレ
スバス350で示した番地のデータがデータ・メモリ110か
らデータ・バス300に送付される。このデータはメイン
プロセツサ100に読出しデータとして付加されるととも
にドライバ210を介して信号線610に送付される。信号線
610はシンドローム生成器260とデータラツチ290に付加
されている。シンドローム生成器260にはさらに信号線6
30が付加されている。信号線630には、チエツクビツト
・メモリ120から読み出されたチエツクビツトが、双方
向バス400,ドライバ240を介して付加されている。シン
ドローム生成器260は信号線630に付加されているチエツ
ク・ビツトと信号線610に付加されている、リードデー
タからエラーシンドロームを生成し、信号線640にシン
ドロームデータを送出する。信号線640はエラー検出器2
70とシンドローム・ラツチ280に付加されている。エラ
ー検出器270は信号線640で与えられエラーシンドローム
・パターンよりエラーの発生を検出するためのもので、
エラーが発生していない場合は信号線500の再試行指示
信号を無効のままとしメイン・プロセツサ100はデータ
バス300から受取つたデータを正常と判断し、メモリ・
リード動作を終了するとともに処理を続行する。
説明する。メインプロセツサがデータメモリ110からデ
ータを読み出す場合、信号線600のリード要求が有効と
なる。また信号線500の再試行指示信号は無効であるた
めアンドゲート271の出力信号690は有効となり、アドレ
スバス350で示した番地のデータがデータ・メモリ110か
らデータ・バス300に送付される。このデータはメイン
プロセツサ100に読出しデータとして付加されるととも
にドライバ210を介して信号線610に送付される。信号線
610はシンドローム生成器260とデータラツチ290に付加
されている。シンドローム生成器260にはさらに信号線6
30が付加されている。信号線630には、チエツクビツト
・メモリ120から読み出されたチエツクビツトが、双方
向バス400,ドライバ240を介して付加されている。シン
ドローム生成器260は信号線630に付加されているチエツ
ク・ビツトと信号線610に付加されている、リードデー
タからエラーシンドロームを生成し、信号線640にシン
ドロームデータを送出する。信号線640はエラー検出器2
70とシンドローム・ラツチ280に付加されている。エラ
ー検出器270は信号線640で与えられエラーシンドローム
・パターンよりエラーの発生を検出するためのもので、
エラーが発生していない場合は信号線500の再試行指示
信号を無効のままとしメイン・プロセツサ100はデータ
バス300から受取つたデータを正常と判断し、メモリ・
リード動作を終了するとともに処理を続行する。
エラー検出器270にて単一エラーを検出した場合、信号
線680を介してエラーを起したデータをデータ・ラツチ2
90に、このときのシンドローム・パターンをシンドロー
ム・ラツチ280にラツチさせるとともに、メインプロセ
ツサ100に対して再試行指示信号500を有効とする。信号
線500が有効になると、メインプロセツサ100は、データ
バス300から受取つたデータが誤りであると判断し、メ
モリ・リード要求600を再び有効としメモリ・リード動
作を再実行させるように動作する。
線680を介してエラーを起したデータをデータ・ラツチ2
90に、このときのシンドローム・パターンをシンドロー
ム・ラツチ280にラツチさせるとともに、メインプロセ
ツサ100に対して再試行指示信号500を有効とする。信号
線500が有効になると、メインプロセツサ100は、データ
バス300から受取つたデータが誤りであると判断し、メ
モリ・リード要求600を再び有効としメモリ・リード動
作を再実行させるように動作する。
再実行リードサイクルに於いてはデータ・ラツチ290か
らの出力であるエラーデータが信号線660を介してエラ
ー訂正器295に付加され、さらにシンドローム・ラツチ2
80からの出力であるシンドローム・パターンが信号線65
0を介してエラー訂正器295に付加されている。エラー訂
正器295はシンドロームパターンで定められたビツト位
置のデータを反転してデータを訂正するものであり訂正
されたデータは出力信号線670を介してドライバ220に付
加されている。ドライバ220は再試行のときのみ出力に
データを乗せる働きをするものであり、この時信号線50
0,信号線600が有効であるが、信号線500の否定がアンド
ゲート271に付加されているため、信号線690は無効とな
りデータメモリ110からはデータバス300にデータは乗せ
られない。従つて信号線670に乗せられた訂正後のデー
タがデータバス300を介してメインプロセツサ100に送付
されることになる。また再試行の時には再試行指示信号
を無効とする。これによりメインプロセツサ100はデー
タバス300から受取つたデータを正常と判断し、メモリ
・リード動作を終了させて処理を続行する。
らの出力であるエラーデータが信号線660を介してエラ
ー訂正器295に付加され、さらにシンドローム・ラツチ2
80からの出力であるシンドローム・パターンが信号線65
0を介してエラー訂正器295に付加されている。エラー訂
正器295はシンドロームパターンで定められたビツト位
置のデータを反転してデータを訂正するものであり訂正
されたデータは出力信号線670を介してドライバ220に付
加されている。ドライバ220は再試行のときのみ出力に
データを乗せる働きをするものであり、この時信号線50
0,信号線600が有効であるが、信号線500の否定がアンド
ゲート271に付加されているため、信号線690は無効とな
りデータメモリ110からはデータバス300にデータは乗せ
られない。従つて信号線670に乗せられた訂正後のデー
タがデータバス300を介してメインプロセツサ100に送付
されることになる。また再試行の時には再試行指示信号
を無効とする。これによりメインプロセツサ100はデー
タバス300から受取つたデータを正常と判断し、メモリ
・リード動作を終了させて処理を続行する。
以上説明したように、本発明によれば、リード時のアク
セス時間はシンドローム生成器，エラー検出器をデータ
が通過する時間のみでよく、エラーを訂正する時間とバ
スを切替える時間をなくすことができるため、エラーの
ない場合のアクセス時間を短縮することができる。単一
エラーのあつた場合にはメモリ・アクセスを２回行なう
ことになるため、アクセス時間が長くなるが、一般的に
単一エラーの発生する確率は無視できる程に小さいため
全体としてはエラーなしの時の高速化を図ることにより
性能向上になる。
セス時間はシンドローム生成器，エラー検出器をデータ
が通過する時間のみでよく、エラーを訂正する時間とバ
スを切替える時間をなくすことができるため、エラーの
ない場合のアクセス時間を短縮することができる。単一
エラーのあつた場合にはメモリ・アクセスを２回行なう
ことになるため、アクセス時間が長くなるが、一般的に
単一エラーの発生する確率は無視できる程に小さいため
全体としてはエラーなしの時の高速化を図ることにより
性能向上になる。
また、本発明によればデータ・バス300を読出しデー
タ，訂正データを乗せるバスとして共用しているため、
従来のように両方の信号バスを用意する必要がなく第２
図中200で示したエラー検出及び訂正回路をLSIで構成す
る場合にも信号ピン数の増加を防ぐことができる。これ
により低価格・高性能なエラー検出及び訂正システムを
提供できるという効果がある。
タ，訂正データを乗せるバスとして共用しているため、
従来のように両方の信号バスを用意する必要がなく第２
図中200で示したエラー検出及び訂正回路をLSIで構成す
る場合にも信号ピン数の増加を防ぐことができる。これ
により低価格・高性能なエラー検出及び訂正システムを
提供できるという効果がある。
第１図は本発明のエラー検出及び訂正システムを示した
図、第２図はエラー検出及び訂正回路を詳細に示した図
である。 200……エラー検出及び訂正回路 280……シンドロームラツチ 290……データ・ラツチ 500……再試行指示信号
図、第２図はエラー検出及び訂正回路を詳細に示した図
である。 200……エラー検出及び訂正回路 280……シンドロームラツチ 290……データ・ラツチ 500……再試行指示信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−143799（ＪＰ，Ａ) 特開 昭53−24736（ＪＰ，Ａ) 特開 昭52−44531（ＪＰ，Ａ)
Claims (1)
- 【請求項１】データを記憶するデータメモリと、 前記データメモリをプロセッサと直接接続する双方向の
単一データバスと、 該データバスに接続され、前記データメモリに記憶され
るデータに対してエラー検出及び訂正用のチェックビッ
トを生成するチェックビット生成手段と、 該生成されたチェックビットを記憶するチェックビット
メモリと、 それぞれ前記データメモリおよび前記チェックビットメ
モリから読み出された対応するデータおよびチェックビ
ットに基づきエラーシンドロームを生成するシンドロー
ム生成手段と、 該生成されたシンドロームに基づき前記データメモリか
ら読み出されたデータのエラーを検出するエラー検出手
段と、 該データバス上のデータを、前記エラー検出手段のエラ
ー検出出力に応答して一時記憶するデータラッチと、 前記シンドローム生成手段から出力されるシンドローム
を、前記エラー検出手段のエラー検出出力に応答して一
時記憶するシンドロームラッチと、 該シンドロームラッチおよび前記データラッチにそれぞ
れ一時記憶されたシンドロームおよびデータに基づい
て、当該エラーを訂正するエラー訂正手段と、 前記エラー検出手段のエラー検出出力をデータ読出しの
再試行指示信号として与える手段と、 前記プロセッサによるデータ読出しの再試行に対して、
前記データメモリからのデータ出力を抑止する手段と、 該抑止されたデータに代えて、前記エラー訂正手段から
出力される訂正データを前記データバスに出力するドラ
イバとを備え、 前記データバスから前記チェックビット生成手段および
前記シンドローム生成手段へのデータ経路と、前記エラ
ー訂正手段から前記データバスへのデータ経路を共通と
したことを特徴とするエラー検出・訂正システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267551A JPH0670775B2 (ja) | 1986-11-12 | 1986-11-12 | エラ−検出・訂正システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267551A JPH0670775B2 (ja) | 1986-11-12 | 1986-11-12 | エラ−検出・訂正システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63121933A JPS63121933A (ja) | 1988-05-26 |
| JPH0670775B2 true JPH0670775B2 (ja) | 1994-09-07 |
Family
ID=17446383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61267551A Expired - Fee Related JPH0670775B2 (ja) | 1986-11-12 | 1986-11-12 | エラ−検出・訂正システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670775B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334110A (ja) * | 1992-06-04 | 1993-12-17 | Nec Corp | 遅延誤り訂正装置 |
| DE102004051771A1 (de) * | 2004-10-15 | 2006-04-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vorrichtungen und Verfahren zum Prüfen und Ermitteln von Prüfwerten |
| JP4936746B2 (ja) | 2006-03-08 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9541943B2 (en) | 2013-07-22 | 2017-01-10 | Kubota Corporation | Operation lever and grip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324736A (en) * | 1976-08-20 | 1978-03-07 | Nippon Telegr & Teleph Corp <Ntt> | Error detection a nd correction system for memory unit |
| JPS57143799A (en) * | 1981-02-27 | 1982-09-06 | Hitachi Ltd | Storage device |
-
1986
- 1986-11-12 JP JP61267551A patent/JPH0670775B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63121933A (ja) | 1988-05-26 |
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