JPS6312162A

JPS6312162A - 半導体装置およびその製造方法

Info

Publication number: JPS6312162A
Application number: JP61156630A
Authority: JP
Inventors: Takahiro Yamada; 隆博山田; Sumio Terakawa; 澄雄寺川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-07-03
Filing date: 1986-07-03
Publication date: 1988-01-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は高密度に対応する電荷転送を利用した半導体装
置およびその製造方法に関するものである。

従来の技術電荷転送を利用した従来の半導体装置の代表的なものと
して、ＣＯＤ　（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅ
ｖｉｃｅ）Ｐｒｅｓｓ　）中でも、ＣＣＤ型撮像装置の
普及が近年著しい。ＣＣＤ型撮像装置は、第９図に示す
様に、光電変換領域９０１と垂直ＣＣＤ部９０２から成
る受光部分９０３、および水平ＣｊＣＤ部９０４、出力
回路９０５で構成される。受光部分９０３を拡大したの
が第１０図で、ｐ基板９０６表面に形成されたｎ領域９
０７がｐｎフォトダイオードの光電変換領域９０３を構
成し、高抵抗のｎ−領域９０８が転送ゲート電極９０９
と共に垂直ＣＣＤ部９０２を構成する。

発明が解決しようとする問題点しかしながら、上記の様な構成では、撮像装置の基本性
能である感度、解像度、ダイナミックレンジを同時に向
上するのは容易ではない。

第１１図は、半導体技術の先導的役割を果たしているダ
イナミックＲＡＭ　（以下、ＤＲＡＭと表記する）の容
量に対する線幅、チップ面積、セル面積の推移を示した
ものである。第１１図から分かる事は、ＣＣＤ撮像装置
のチップ面積に対応する微細加工技術の進展度合が大き
く、例えば％インチ受光部分（面積）は４ＭｂＤＲＡＭ
のチップ面積に相当し、４ＭｂＤＲＡＭのセル面積を画
素面積と考えるならば、％インチＣＣＤ撮像装置の画素
数は、２０００Ｘ２０００　（個）まで可能である事が
分かる。

ところが、撮像装置の感度は開口率（すなわち光電変換
領域９０１の総面積の受光部分９０３に対する面積占有
割合）に依存し、一方、ダイナミックレンジは、垂直Ｃ
０Ｄ９０２の最大電荷転送量を決めるチャネル幅（すな
わち高抵抗のｎ−領域９０８の幅）に依存する。更に、
解像度は画素数に依存し、画素数の増加は画素分離領域
（例えば第１ｏ図のチャネルストップ領域９１０など）
の総面積を増大させ、感度、ダイナミックレンジの低下
を招くため、受光部分９０３の面積が与えられると感度
、解像度、ダイナミックレンジの最適値がほぼ決定され
てしまい、これら基本性能をさらに向上させられないと
いう問題点を有していた。

本発明は、この様な点に注目し、ダイナミックレンジの
性能を損なうことなく、感度、解像度の性能向上を実現
する半導体装置およびその製造方法の提供を目的とする
。

問題点を解決するだめの手段本発明は、高抵抗半導体層に形成されえ一方向に長い凹
部表面に絶縁膜を介して複数個の転送ゲート電極を有し
、主動作状態で前記凹部周辺の半導体層に電荷転送領域
が形成される半導体装置およびその製造方法である。

作用本発明は前記した構成により、凹部側壁下の半導体層に
電荷転送領域を形成するので、痕大電荷転送量を決める
チャネル幅は凹部の深さに対応する。この結果、ＣＣＤ
撮像装置のダイナミックレンジに関係する垂直ＣＯＤに
必要な面積は画素分離領域と同程度にな９、怠度、解像
度の大幅な性能向上が可能になる。

実施例第１図は本発明の第１の実施例における半導体装置の構
造図を示すもので、同図（ａ）は平面図、同図（ｂ）は
同図（？Ｌ）のＢ−Ｂ’断面図、同図（Ｃ）は同図ｅ）
　（Ｄｃ　−ｃ’断面図、同図（ｄ）は同図（８−）の
Ｄ　−Ｄ’断面図、同図（ｅ）は同図（２Ｌ）（７）　
Ｋ　−１’断面図、同図（ｆ）は同図（ｄ）のＦ−Ｆ’
断面（Ｃ沿った主動作状態のエネルギーバンド図、同図
（ｇ）は、本実施例を一部変更した場合の同図（ａ）の
Ｄ−Ｄ’断面図である。又同図（ｈ）は、駆動パルス図
である。

第１図において、高抵抗のｐ形半導体基板１０１表面か
らほぼ垂直に幅Ｗ、深さＨの凹部を形成し、絶縁膜１０
２を介して第１のポリシリコン１Ｑ３゜第２のポリシリ
コン１０４を形成する。なお凹部直下にはチャネルスト
ップのｐ　領域１０５を形成する。１０６　、１０７は
、主動作状態で現われる電荷転送領域で、第１図（ｆ）
の表面チャネル部１０８に対応する。

第１図（ｇ）は、チャネルストップのｐ−領域１０５を
形成しない場合に対応し、１０９はこの場合の電荷転送
領域を表わす。

以上の様に構成された本実施例の半導体装置について以
下、その動作を説明する。

第１図よ）が本実施例の駆動パルスであシ、例えば、第
１のポリシリコン１０３にφ１パルスヲ印加し、第２の
ポリシリコンにφ２パルスを印加す７　ることにより、
凹部の長手方向に電荷転送が行なわれる。第１図（ｄ）
の様にチャネルストップ１０５が用いられると、２つの
電荷転送領域１０６゜１０７が利用でき、第１図（ｇ）
の様にチャネルストップが形成されない時は、１つの電
荷転送領域１０９が利用できる。

以上の様に本実施例によれば、高抵抗半導体層に形成さ
れた一方向に長い凹部表面に絶縁膜を介して複数個の転
送ゲート電極を設ける事により、凹部側壁に形成された
ＣＯＤの最大電荷転送量は、凹部深さＨに依存する。一
方凹部の幅Ｗは４ＭｂＤＲＡＭ　相補のプロセスを用い
れば０．８μｍ程度とな９、ＣＯＤ形成に必要な占有面
積は極めて小さい。

なお、本実施例におけるチャネルストップのｐ゛領域１
０６のかわりに、厚い絶縁膜を該当部分に形成してもよ
い。

第２図は、本発明の第２の実施例の半導体装置の構造図
を示すもので、同図ｅ）は平面図、同図（ｂ）は同図（
２Ｌ）のＢ−Ｂ’断面図、同図（Ｃ）は同図（ａ−）の
Ｃ−Ｃ′断面図、同図（ｄ）は同図（２Ｌ）のＤ　−Ｄ
’断面図、同図（ｅ）は同図（ａ）　ＯＲ−Ｅ’断面図
、同図（ｆ）は、同図（ｄ）　ｔ７）Ｆ　−Ｆ’断面に
沿った主動作状態のエネルギーバンド図である。

第２図において、ｐ基板２０１上の高抵抗のｎ形半導体
２０２表面からほぼ垂直に幅Ｗ、深さＨの凹部を形成（
この時、ｐ基板２０１に凹部の底が到達してもよい。）
し、絶縁膜２０３を介して、第１図と同様に、第１のポ
リシリコン１０３、第２のポリシリコン１０４を形成す
る。なお凹部直下にはチャネルストップのｐ＋領域２０
４が形成される。２０５．２０６は、主動作状態で現わ
れる電荷転送領域で、第２図（ｆ）の埋込みチャネル部
２０７に対応する。

本実施例の動作は、第１の実施例と同様である。

以上の様に本実施例によれば、電荷転送領域を形成する
ための高抵抗の半導体層をｎ形とする事で、埋込みチャ
ネルが形成され、凹部表面の結晶欠陥等の影響を避ける
事が出き、ｃａｎの転送効率が向上し、雑音が低減する
。

第３図は、本発明の第３の実施例の半導体装置の構造図
を示すもので、同図ｅ）は平面図、同図（ｂ）は同図（
２Ｌ）のＢ−Ｂ’断面図、同図（Ｃ）は同図（ａ）のＣ
−Ｃ′断面図、同図（ｄ）は同図ｅ）のＤ　−Ｄ’断面
図、同図（６）は、同図ｅ）のＥ−Ｅ’断面図である。

第３図において、ｐ基板３０１表面からほぼ垂直に幅Ｗ
、深さＨの凹部を形成し、高抵抗のｎ形半導体層３０２
を凹部周辺に形成後、チャネルストップのｐ″−領域３
０３を形成する。その後絶縁膜３０４を介して、第１の
ポリシリコン１０３゜第２のポリシリコン１０４を形成
する。３０５゜３０６は、主動作状態で現われる電荷転
送領域で、埋込みチャネルとなっている。本実施例の動
作は、第１の実施例と同様である０第２の実施例と本実施例の差は、高抵抗のｎ形半導体層
の形成方法であり、用途、プロセスに応じて使い分ける
事ができる。

第４図は、本発明の第４の実施例の半導体装置の構造図
を示すもので、同図（ａ）は平面図、同図（ｂ）は同図
（＆）のＢ−ピ断面図、同図（Ｃ）は同図（２Ｌ）のＣ
−Ｃ′断面図、同図（ｄ）は同図（２Ｌ）のＤ　−Ｄ’
断面図、同図（６）は、同図（２Ｌ）のＥ　−Ｅ’断面
図、同図（０は、本実施例を一部変更した場合の同図（
２Ｌ）のＣ−Ｃ’断面図、同図（りは、同図（ｆ）のＧ
　−Ｇ’断面図である。同図Φ）は駆動パルス図である
。

第４図ｅ）〜（ｅ）において、ｐ基板４０１表面からほ
ぼ垂直に幅Ｗ、深さＨの凹部を形成し、高抵抗のｎ形半
導体層４０２を凹部周辺に形成後、第１のチャネルスト
ップのｐ＋領域４０３を形成する。

一方、ｐ基板４０１表面には、光゛電変換領域としてｐ
ｎ接合を構成するためｎ＋領域４０４を形成する、その
後、絶縁膜４０５を介して、第１のポリシリコン４０６
、第２のポリシリコン４０７を形成する。ｐ＋領域４１
０は画素分離用チャネルストップである。

なお・、第４図（ｆｌ　、　（ｇ）に示すように、面積
ｗ　ｘ　ｕ　。

深さｈの凹部を形成した後、ｎ＋頌域４０８を形成して
光電変換領域としてもよい。（ｐ＋領域４０９（１、画
素分離用チャネルストップであるう）以上の様に構成さ
れた本実施例の半導体装置の動作説明をする。第４図の
）が本実施例の駆動パルスであり、例えば、第１のポリ
シリコン４０６にφ１パルスヲ印加し、第２のポリシリ
コン４０了にφ２パルスを印加する事により、φ１．φ
２のｖＨパルスで、ｎ　領域４０４（又は４０８）の光
電変換されて蓄積中の信号電荷が、ｎ領域４０２の電荷
転送領域４１１に読比され、Ｖ、パルスで、凹部長手方
向に電荷転送さｆ；）。

以上の様に、本実施例によれば、４ＭｂＤＲＡＭのプロ
セスを用いた場合（第１１図参照）、読比しゲート領域
４１２とＣＣＤ部を合わせた幅Ｘが４μｍ程度で済むた
め、本実施例を左右上下に繰り返して２次元撮像装置を
構成した場曾、杓インチ受光面積のＣＯＤで（ま開口率
が約８Ｑ％、Ａインチ受光面積のＣＣＤでは開口率が約
７８％となる。（但し、素子分離領域の幅を０．８μｍ
、読出しゲート領域のチャネル長を１．６μｍとした。

）これは、現在のＣＯＤの開口率２２係に比べ約３．５
〜４倍にも達する。従って現在のＣＣＤの画素数をその
ままとすれば、感度を４倍にする事ができ、感度をその
ままとすれば、画素数を約２．５　　　、倍にする事が
できる。すなわち、％インチＣＯＤで５００Ｘ５００の
素子に対して、感度を維持したままで、８００Ｘ８００
の素子が構成できる事を意味する。又、％インチＣＯＤ
での感度を維持して、１インチＣＣＩＩを作るならば１
６００×１６００の素子が得られるという様に大きな効
果を有する。

第６図は、本発明の第５の実施例の半導体装置の構造図
を示すもので、同図（＋ａ）は平面図、同図（ｂ）は同
図ｅ）のＢ−Ｂ’断面図、同図（Ｃ）は同図（ａ）のＣ
−Ｃ′断面図、同図（ｄ）は同図（２Ｌ）のＤ　−Ｄ’
断面図、同図（ｅ）は同図（２Ｌ）のｅ　−ｅ’断面図
、同図（０はシリコン単結晶の部分を示す実体図、同図
ｋ）はシリコン多結晶の部分を示す実体図である。

第５図において、ｐ基板６０１上に高抵抗のｎ形半導体
５０２、ｐ影領域６ｏ３（これは読出しゲート領域を構
成する。）、ｎ　領域５０４を形成し、ｎ−領域５０４
表面から、はぼ垂直に、幅Ｗ１．深さＨｌの第１・Ｏ凹
部を形成、一方、第１の凹部に直交してｍ　Ｗ２　＋深
さＨ２の第２の凹部を形成する。なお、第１の凹部直下
にチャネルストップのｐ＋頌域５０６を形成する。凹部
に絶、縁膜５０６を形成後、第１のポリシリコン５０７
゜５０８、第２のポリシリコン５０９．５１０を形成し
て、転送ゲー）！極を構成する。但し、第１のポリシリ
コン５０８と第２のポリシリコン５１０は読出しゲート
領域の構成要素でもある。なお、５１１．５１１’は、
主力作状態で現わｎる電荷転送領域である。転送ゲート
電極の印加電圧が大きい場合には、Ｅ５１１，６１１’
に融合して１つになる事もあり得る。

不実乃例の動作ｊ・＝、第４の実施レリと巨Ｊ様である
。

本実施例と第４の実施例との差１寸、本実施例の読出し
ゲート領域も凹部側壁に形成するため、より高密度化が
可能になる。４ＭｂＤＲＡＭ相当のプロセスを用いて、
凹部の幅を０．８μｍとすれば、％インチＣＣＩ：の開
口率は８９％、Ｖ２インチＣＣＤの開口率は８７％とな
り、第４の実施例に比べて９％向上する。

しかも、本実施例のプロセスは、第４の実施り１１に比
べて、簡略化されている。

第６図は、第５図に示した第５の実施例の半導体装置の
製造方法を示すものである。

（１）　　第６図（ａ）に示す様に、ｐ基板５０１上に
高抵抗ｏｎ領域５ｏ２（不純物密度Ｎ　（１ｏ１５ｃ：
ｎ−’　）を気相成長などによシ形成し、続いて、ｐ領
域５０３　（１０１５（Ｎ（１０”）、ｎ＋領域５０４
（１ｏ”＜　Ｎ＜　１ｏ”　）を払散又は気相成長ある
いはイオン注入等により形成する。な２、鹸領域５０４
を先に形成した後、イオン注入によりｐ領域５０３を形
成してもよい。

（２）第６図（ｂ）に示す様に、ｎｔ領域５０４０表面
に６０１の酸化膜（厚さ１〜１０００人）と６０２の窒
化膜（１０００人くｔ〈２０ｏＯＡ）を熱酸化及びｃｖ
ｎ法により形成する。

（３）第６図（Ｃ）に示す様に、６０３のホトレジスト
膜を通常のホトリソグラフ技術により形成する。

（４）第６図（ｄ）に示す様に、プラズマエッチ、スパ
ッタエッチ、ケミカルエッチなどによｐ６０２の窒化膜
、６０１の酸化膜、次いで、５０４のｎ＋領領域５０３
のｐ領域、５０２のｎ領域を方向性エッチにより主表面
と壁面がほぼ垂直になる様に除去する。又、方向性エッ
チの手段としてはアルカリエッチ又は、プラズマエッチ
などにより行なう。

（５）第６図（ｅ）に示す様に、同図（ｄ）で切り込ん
だ領域に６０４の酸化膜を熱酸化などによシ形成する。

（６）第６図（０に示す様に、６０５のホトレジストを
退館のホトリソグラフ技術によシ形成した後、（４）に
述べた指向性エッチで切り込み部分の底部の６０４の酸
化膜を除去する。

（７）　　第６図（ｇ−１）に示す様に６０５のホトレ
ジストを除去した後、（６〕の工程で、６０４の酸化膜
を除去した領域に６０６のｐ　領域（Ｎ）１ｏ２０　ｃ
、−５）を拡散あるいはイオン注入により形成する。こ
の後、熱酸化などにより、６０４′の酸化膜を形成する
。

この時第６図（ｇ−１）のＧ−Ｇ’断面図は第６図（ｇ
−２）である。

（８）第６図き）に示す様に、６０７のホトレジスト膜
を通常のホトリソグラフ技術により形成する。

（９）第６図（１）に示す様に、（４）の工程を用いて
、ｎ領域５０２の途中まで方向性エッチで主表面と壁面
がほぼ垂直になる様に除去する。

（１０）第６図（ｊ−１）に示す様に同図（ｉ）で切り
込んだ領域に６０８の酸化膜を熱酸化などにより形成す
る。第６図（ｊ−１）のＪ　−Ｊ’断面図は第６図（コ
ー２）に示す。

（１１）第６図（ｋ−１）　、　（ｋ−２）　、　（ｋ
−３）（但し、同図（ｋ−１）のＫ　−Ｋ’断面図が同
図（ｋ−２）、同図（ｋ−１）のＬ　＝　Ｌ’断面図が
同図（ｋ−３）である。）に示すように、第１のポリシ
リコンロ０９をｎ領域５０２に対応する切り込み部分に
埋め込む。これは、例えばポリイミドなどを全面塗布後
、ホトレジストを形成し、パターン出しして後、第１の
ポリシリコンロ０９を埋め込む部分のポリイミドをエッ
チしたのち、スパッタ又はＣＶＤで第１のポリシリコン
ロ０９を埋め込むとよい。

（１２）第６図（β−１）、（β−２）、（７！−３）
に示す様に、再び第１のポリシリコンロ０９′をｐ領域
５０３の厚さだけ形成する。工程は（１１）で示したも
のと同様でよい。この後、熱酸化などにより酸化膜６１
０を形成する。

（１３）第６図（ｍ−１）　、　（ｍ−２）　、　（ｍ
−３）に示す様に、（１１）の工程を用いて、第２のポ
リシリコンロ１１を残りの切り込み部分に埋め込む。

（１４）第６図（ｎ−１’）　、　（ｎ−２）、　（ｎ
−３）に示す様に、再び第２のポリ７リコ７６１１′を
ｐ領域５０３の厚さだけ形成し、熱酸化などで、この後
、絶縁物としてポリイミドを全面塗布すれば、第５図（
２Ｌ）〜（６）に示したｃａｐ撮像装置が製作できる。

さらに、第６図に示したＣＣＤ撮像装置の光電変換部と
して、第７図のＳ部分に示す様なｐ工ｎフォトダイオー
ドを形成してもよい。７０１は１領域（Ｎ　（１０”　
ｃｍ−’　　）、７０２はｐ＋領領域Ｎ＞　１ｏ１９ｃ
ｍ−５）、７０３は金属電極である。

又、第８図のＱ部分に示す様なＳ　Ｉ　Ｔ　（５ｔａｔ
ｉｃＩｎｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒの略）
フォト・トランジスタを形成する事もできる。８０１は
ゲートのｐ＋領領域８０２はソースのｎ　領域、８０３
はソース電極、８０４はゲート電極である。

発明の効果以上の説明の様に、本発明によれば、凹部にＣＯＤを形
成する事により受光部分における小さな占有面積で十分
なダイナミックレンジが得られる為、ＣＣＤ撮像装置の
大幅な感度向上、解像度向上が可能で、その実用的効果
は大きい。

第１図は本発明の第１の実施例における半導体装置の構
造図を示すもので、同図（ａ）は平面図、同図中）は同
図（ａ）のＢ−Ｂ’断面図、同図（Ｃ）は同図（ａ）の
ｃ　−ｃ’断面図、同図（ｄ）は同図（ａ）ＯＤ　−Ｄ
’断面図、同図（６）は同図（２Ｌ）のＥ　−Ｅ’断面
図、同図（ｆ）は同図（ｄ）のＦ−Ｆ’断面に沿った主
動作状態のエネルギーバンド図、同図（ｇ）は、本実施
例を一部変更した場合の同図（ａ）のＤ−Ｄ’断面図で
ある。又同図中）は駆動パルス図である。

第２図は、本発明の第２の実施例の半導体装置の構造図
を示すもので、同図ｅ）は平面図、同図（ｂ）は同図（
ａ）のＢ−Ｂ’断面図、同図（Ｃ）は同図ｅ）のＣ−Ｃ
′断面図、同図（（１）は同図（ａ）のＤ−Ｄ’断面図
、同図（ｅ）は同図（ａ）のＥ　−Ｅ’断面図、同図（
ｒ）は、同図（ｄ）のＦ−Ｆ’断面に沿った主動作状態
のエネルギーバンド図である。

第３図は、本発明の第３の実施例の半導体装置の構造図
を示すもので、同図（ａ）は平面図、同図（ｂ）は同図
（＆）のＢ　−Ｂ’断面図、同図（Ｃ）は同図（ａ）の
Ｃ−Ｃ′断面図、同図（ｄ）は同図（ａ）のＤ　−Ｄ’
断面図、同図（ｅ）は、同図（＆）のＥ　−Ｅ’断面図
である。

第４図は、不発明の第４の実施例の半導体装置の構造図
を示すもので、同図（＆）は平面図、同図（ｂ）は同図
（２Ｌ）のＢ　−Ｂ’断面図、同図（Ｃ）は同図（ＩＬ
）のＣ−Ｃ′断面図、同図（ｄ）は同図（２Ｌ）のＤ　
−Ｄ’断面図、同図（θ〕は、同図（ＩＬ）のＥ−Ｅ’
断面図、同図（ｆ）は、本実施例を一部変更した場合の
同図（ａ）のｃ　−ｃ’断面図、同図（ｇ）は、同図（
ｆ）の（１，−Ｇ’断面図である。同図（ｈ）は駆動パ
ルス図である。

第５図は、本発明の第６の実施例の半導体装置の構造図
を示すもので、同図（ａ）は平面図、同図（ｂ）は同図
（？Ｌ）のＢ　−Ｂ’断面図、同図（Ｃ）は同図（ａ）
のＣ−Ｃ′断面図、同図（ｄ）は同図（２Ｌ）のＤ−Ｄ
’断面図、同図（６）は同図（ａ）のｅ　−ｅ’断面図
、同図（ｆ）は、シリコン単結晶の部分を示す実体図、
同図Ｃｇ）は、シリコン多結晶の部分を示す実体図であ
る。

第６図（ｆａ−）〜（ｎ）は、第５の実施例の半導体装
置の製造方法を示す図、第７図はｐ工ｎフォトダイオー
ドを有・する実施例の構成図、第８図はＳＩＴフォト・
トランジスタを有する実施例の構成図、第９図は従来の
ＣＯＤ撮像装置のブロック図、第１０図は第９図の画素
断面図、第１１図は、ＤＲＡＭと撮像装置の対応を示す
グラフである。

１０１．２０１．３０１．４０１．５０１　・−・・ｐ
基半導体基板、１０２　、２０３　、３０４　、４０５
゜５０６・・・・・・絶縁膜、１０３・旧・・第１のポ
リシリコン、１０４・・・・・・第２のポリシリコン、
１ｏ６゜１０７．２０５．２０６．３０５．３０６．４
１１゜５１１．５１１’・・・・・・電荷転送領域。

代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図（ｈ）％箇　４ＩΣＩ第５図第６図第６図第　６　図（Ｊ−１ン　　　　　　　　　　　　　（ｊ−２＋第７
［７Ｊ ”、Ｑｆ７ｏｎ７３３第　８１４第９図

Claims

【特許請求の範囲】

（１）高抵抗半導体層に形成された一方向に長い凹部表
面に絶縁膜を介して複数個の転送ゲート電極を有し、主
動作状態で前記凹部周辺の半導体層に電荷転送領域が形
成される事を特徴とする半導体装置。
（２）凹部直下の半導体層に前記電荷転送領域に対する
阻止分離領域を形成し、主動作状態で前記凹部側壁下の
半導体層に２個の電荷転送領域が形成される事を特徴と
する特許請求の範囲第（１）項記載の半導体装置。
（３）高抵抗半導体層表面に複数個の光電変換領域を設
け、前記電荷転送領域との間に、読出しゲート領域を設
けた事を特徴とする特許請求の範囲第（１）項記載の半
導体装置。
（４）光電変換領域が第２の凹部を有する事を特徴とす
る特許請求の範囲第（３）項記載の半導体装置。
（５）第１導電型の半導体基板に、第２導電型の高抵抗
半導体層、第１導電型の半導体層、第２導電型の半導体
層を形成する第１の工程と、前記第２導電型の半導体層
表面から、前記表面にほぼ垂直で前記高抵抗半導体層が
露出する側面を有する凹部を形成する第２の工程と、前
記凹部表面に絶縁膜を形成する第３の工程と、前記凹部
の前記高抵抗半導体層に対応する転送ゲート電極を形成
する第４の工程とを含む半導体装置の製造方法。
（６）凹部を形成する第２の工程が、前記半導体基板に
達する凹部を形成後、第１導電型の低抵抗領域を形成す
る工程を含む事を特徴とする特許請求の範囲第（５）項
記載の半導体装置の製造方法。