JPS63120454A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS63120454A
JPS63120454A JP26820586A JP26820586A JPS63120454A JP S63120454 A JPS63120454 A JP S63120454A JP 26820586 A JP26820586 A JP 26820586A JP 26820586 A JP26820586 A JP 26820586A JP S63120454 A JPS63120454 A JP S63120454A
Authority
JP
Japan
Prior art keywords
semiconductor device
metal foils
insulative film
lead terminals
patterning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26820586A
Other languages
English (en)
Inventor
Toyoaki Yamazaki
山崎　豊明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP26820586A priority Critical patent/JPS63120454A/ja
Publication of JPS63120454A publication Critical patent/JPS63120454A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通常、スモールアウトラインパッケージと称さ
れる半導体装置の外部リード端子に関するものである。
〔従来の技術〕
従来の半導体装置について第３図を基に説明する。
リードフレーム６の素子塔載部に半導体素子１を塔載し
、半導体素子の電極とリードフレームの内部リード端子
とを金属細線４で結線し、樹脂封入した後、リードフレ
ームの外部リードを切断整形して完成となる。
〔発明が解決しようとする問題点〕
上述した従来の半導体装置では、リード端子として金属
板を使っている。これをエツチングあるいはプレス抜き
によシバターン形成を行ない、樹脂封入後の切断整形工
程でリード加工を行なって完成となる。このため、以下
の様な欠点があった。
■整形後の外部リード端子が変形しやすく、リード端子
が不揃いとなシ実装時にオープン不良となシやすい。■
リード端子のパターン形成がエツチングあるいはプレス
抜きでなされ、加工最小巾は金属板の板厚で制限される
ため、高密度のパターン形成ができない。従って、多ビ
ンパッケージへの対応が難しい。
〔問題点を解決するための手段〕
本発明では上述の欠点を解決する為、リード端子を絶縁
性フィルム上にパターン形成された金属箔とした。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の実施例１の断面図＜ａ＞と上面図Ｃｂ
）でちる。パターン形成された金属箔２の着いた絶縁性
フィルム３の素子塔載部に半導体素子１を塔載し、半導
体素子の電極と内部リードとなる金属箔とを金属細線４
で結線した後、トランスファーモールドによシ樹脂封入
した後、絶縁性フィルムを個々に切断して完成となる。
第２図は本発明の実施例２の断面図である。この実施例
では絶縁性フィルムの両面に金属箔を付けてパターン形
成を行なった点が異なる。
〔発明の効果〕
このように構成することによって■外部リード端子が不
揃いとなって実装不良となることが低減できる。■金属
箔でパターンが形成されている為、加工最小巾が小さく
高密度のパターン形成が容易であシ、多ビンに対応でき
る。■外部リード端子がフィルムであることから第４図
の様に実装形態を容易に変更することができる。
【図面の簡単な説明】
第１図は本発明の実施例１の半導体装置の断面図（ａ）
と上面図０）λ第２図は本発明の実施例２の半導体装置
の断面図、第３図は従来の半導体装置の断面図＜ａ＞と
上面図（ｂ）第４図は本発明の半導体装置を基板に実装
した時の断面図である。 １・・・・・・半導体素子、２・・・・・・金属箔％　
３・・・・・・絶縁性フィルム、４・・・・・・金属細
線、５・・・・・・封入樹脂、６・・・・・・リードフ
レーム、７・・・・・・実装基板、８・・・・・・導電
パターン。 （ｂ） 井　１　回 ＄２　図 ｃ！２−） 華４ｒｆ！Ｊ

Claims (1)

    【特許請求の範囲】
  1. 半導体素子をトランスファーモールドにて樹脂封止して
    なる半導体装置においてその外部リード端子を絶縁性フ
    ィルム上にパターン形成された金属箔としたを特徴とす
    る半導体装置。
JP26820586A 1986-11-10 1986-11-10 半導体装置 Pending JPS63120454A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26820586A JPS63120454A (ja) 1986-11-10 1986-11-10 半導体装置

Applications Claiming Priority (1)

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JP26820586A JPS63120454A (ja) 1986-11-10 1986-11-10 半導体装置

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Publication Number Publication Date
JPS63120454A true JPS63120454A (ja) 1988-05-24

Family

ID=17455378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26820586A Pending JPS63120454A (ja) 1986-11-10 1986-11-10 半導体装置

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JP (1) JPS63120454A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02121457A (ja) * 1988-10-31 1990-05-09 Nippon Telegr & Teleph Corp <Ntt> ファクシミリのリモート受信制御装置
US5087962A (en) * 1991-02-25 1992-02-11 Motorola Inc. Insulated lead frame using plasma sprayed dielectric
JPH06120411A (ja) * 1992-10-07 1994-04-28 Nec Corp 実装型パッケージ

Cited By (3)

* Cited by examiner, † Cited by third party
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US5087962A (en) * 1991-02-25 1992-02-11 Motorola Inc. Insulated lead frame using plasma sprayed dielectric
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