JPS63113983A - Reading clock control circuit for magnetic disk device - Google Patents
Reading clock control circuit for magnetic disk deviceInfo
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- 239000013643 reference control Substances 0.000 claims abstract description 13
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 abstract 3
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、磁気ディスク装置の読出しクロック制御回路
に係り、特に電圧制御発振器（ＶＣＯ）より出力された
クロック信号と磁気ディスクより読出されたリードデー
タとの位相比較により生成したチャージパルス及びディ
スチャージパルスの周波数に従う制御ｌｌ電圧で上記電
圧制御２ｆ１発撮器を制御するループ系に於いて、外乱
等により生ずるコントロール不可能な周波数への逸脱を
回避した読出しクロック制御回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a read clock control circuit for a magnetic disk device, and particularly relates to a clock signal output from a voltage controlled oscillator (VCO) and a read clock control circuit for a magnetic disk drive. In the loop system that controls the voltage control 2f1 generator with the control voltage according to the frequency of the charge pulse and discharge pulse generated by phase comparison with the read data read from the The present invention relates to a read clock control circuit that avoids deviation from the original.
（従来の技術）
情報処理装置の外部記憶として用いられる磁気ディスク
装置に於いては、通常、磁気ディスクに記録されている
データを読出すとき、記録時との回転差などを補うため
、Ｐ Ｌ Ｌ （ｐｈａｓｅ １ｏｃｋｅｄｌｏｏｐ
）回路によって、ディスクより読出したデータ（ディス
クリートデータ）に周波数、位相を同期させたデータ読
取り用のデコードクロックを作成している。(Prior Art) In a magnetic disk device used as an external storage for an information processing device, when reading data recorded on the magnetic disk, the P L L (phase 1ocked loop
) circuit creates a decode clock for reading data whose frequency and phase are synchronized with the data (discrete data) read from the disk.
この際の従来の読出しクロック制御機構の構成並びにそ
の動作を第２図及び第３図を参照して説明する。The configuration and operation of the conventional read clock control mechanism in this case will be explained with reference to FIGS. 2 and 3.
ディスクより読出された第３図（ａ）に示すようなリー
ドデータ（ＲＤ）とＶＣＯ＜電圧制御発振器）３より出
力された同図（ｂ）に示すようなデコードクロック（Ｄ
ＣＬＫ）は位相比較回路１に入力される。位相比較回路
１は上記リードデータ（ＲＤ）とデコードクロック（Ｄ
ＣＬＫ）の位相比較を行ない、第３図（Ｃ）及び同図（
ｄ）に示す如く、リードデータ（ＲＤ）に従うチャージ
パルス（ＣＨＰ）とデコードクロツタ（ＤＣＬＫ）に従
うディスチャージパルス（ＤＣＨＰ）を作成し、このチ
ャージパルス（ＣＨＰ）とディスチャージパルス（ＤＣ
ＨＰ）を電圧コントロール回路２に供給する。電圧コン
トロール回路２は、上記チャージパルス（ＣＨＰ）とデ
ィスチャージパルス（ＤＣＨＰ）をもとに第３図（ｅ）
に示すような充放電を繰返す制御電圧（ＣＶ）を生成し
、同制御電圧（ＣＶ）をＶＣＯ３に供給する。The read data (RD) as shown in FIG. 3(a) read from the disk and the decode clock (D) as shown in FIG. 3(b) output from the VCO<voltage controlled oscillator) 3
CLK) is input to the phase comparator circuit 1. The phase comparator circuit 1 receives the read data (RD) and the decode clock (D).
3 (C) and (
As shown in d), a charge pulse (CHP) according to read data (RD) and a discharge pulse (DCHP) according to decode clock (DCLK) are created, and this charge pulse (CHP) and discharge pulse (DC
HP) is supplied to the voltage control circuit 2. The voltage control circuit 2 operates as shown in FIG. 3(e) based on the charge pulse (CHP) and discharge pulse (DCHP).
A control voltage (CV) for repeating charging and discharging as shown in is generated, and the control voltage (CV) is supplied to the VCO3.
ＶＣＯ３は上記制御電圧（ＣＶ）の電圧値に従う周波数
をもってデコードクロック（ＤＣＬＫ）を発生する。VCO3 generates a decode clock (DCLK) with a frequency according to the voltage value of the control voltage (CV).
このようなりロック制御ループに於いては、ディスチャ
ージパルス（ＤＣＨＰ）のパルス幅がデコードクロツタ
（ＤＣＬＫ）の周波数によって決定されることから、第
３図（ａ）乃至（ｅ）の後半のタイムチャートに示す如
く、外乱等により例えばリードデータ（ＲＤ）にノイズ
が乗ってその立上りのタイミングが早まり、又は外乱が
回路内に及ぼす影響でデコードクロック（ＤＣＬＫ）の
周波数が高くなると、ディスチャージパルス（ＤＣＨＰ
＞の幅が挟まり、放電時間が短くなって、電圧コントロ
ール回路２より出力される制御電圧（ＣＶ）が次第に上
昇し、この充放電サイクルを繰返すことでＶＣＯ３に供
給される制御電圧（ＣＶ）がコントロール可能な範囲を
越え、制御可能な状態に復帰できなくなる（回路が暴走
する）という不都合が生ずる。In such a lock control loop, the pulse width of the discharge pulse (DCHP) is determined by the frequency of the decode clock (DCLK), so the time chart in the latter half of FIGS. 3(a) to (e) As shown in Figure 2, when noise is added to the read data (RD) due to a disturbance, for example, and its rise timing is accelerated, or when the frequency of the decode clock (DCLK) increases due to the influence of the disturbance on the circuit, the discharge pulse (DCHP)
> becomes narrower, the discharge time becomes shorter, and the control voltage (CV) output from the voltage control circuit 2 gradually increases. By repeating this charge/discharge cycle, the control voltage (CV) supplied to the VCO 3 increases. This causes an inconvenience in that the controllable range is exceeded and it becomes impossible to return to a controllable state (the circuit goes out of control).
上述したように従来では、ｖｃｏより出力されたクロッ
ク信号と［Ｕ気ディスクより読出されたり−ドデータと
の位相比較により生成したチャージパルス及びディスチ
ャージパルスの周波数に従う制御ｌｌ電圧を上記ＶＣＯ
に帰還するループ系に於いて、同ループ系の周波数が外
乱等によりコントロール不可能な周波数へ逸脱し正常状
態に復帰できなくなるという不都合があった。As described above, conventionally, the control voltage according to the frequency of charge pulses and discharge pulses generated by phase comparison between the clock signal output from the VCO and the data read from the disk is controlled by the VCO.
In the loop system that feeds back to the system, there is a disadvantage that the frequency of the loop system deviates to an uncontrollable frequency due to disturbance or the like, making it impossible to return to the normal state.
本発明は、上記ループ系の外乱等によるコントロール不
可能な周波数への逸脱を回避して、ディスクデータ読出
系の安定な動作を補償し、常に正常なディスクデータの
読出しが行なえる磁気ディスク装置の読出しクロック制
御回路を提供することを目的とする。The present invention provides a magnetic disk drive that avoids deviations to uncontrollable frequencies due to disturbances in the loop system, ensures stable operation of the disk data reading system, and always reads normal disk data. An object of the present invention is to provide a read clock control circuit.
［発明の構成］
（問題点を解決するための手段）
本発明は、電圧制御発振器（ＶＣＯ）より出力されたク
ロック信号と磁気ディスクより読出されたリードデータ
との位相比較により生成したチャージパルス及びディス
チャージパルスの周波数に従う制御電圧で上記電圧制御
発振器を制御するクロック制御回路に於いて、上記クロ
ック信号が上記リードデータの読出し可能な範囲にある
ときの特定周波数をもつ基準クロック信号を発生する基
準クロック発振器と、この基準クロック発振器より発生
された基準クロック信号と上記電圧制御発振器より発生
されたクロック信号の周波数を比較し上記クロック信号
が上記リードデータの続出し可能な範囲を越えた周波数
となったとき切換信号を出力する周波数比較回路と、上
記電圧制御発振器により生成されたクロック信号が上記
リードデータの読出し可能な範囲内にあるときの上記電
圧制御発振器に供給される特定の制御Ｉ電圧値をもつ基
準制御電圧を出力する基準電圧源と、上記周波数比較回
路より出力される切換信号を受けて上記チャージパルス
及びディスチャージパルスをもとに生成された制御１１
電圧に代え上記基準電圧源より出力される基準制ｔｌＤ
電圧を上記電圧制御発振器に供給する切換回路とを備え
た構成としている。[Structure of the Invention] (Means for Solving the Problems) The present invention provides charge pulses and In a clock control circuit that controls the voltage controlled oscillator with a control voltage according to the frequency of the discharge pulse, a reference clock that generates a reference clock signal having a specific frequency when the clock signal is within a readable range of the read data. The frequency of the reference clock signal generated by the oscillator and the reference clock oscillator is compared with the frequency of the clock signal generated by the voltage controlled oscillator, and the frequency of the clock signal exceeds the range in which the read data can be continuously output. and a frequency comparison circuit that outputs a switching signal when the clock signal generated by the voltage controlled oscillator is within a readable range of the read data. A control 11 generated based on the charge pulse and the discharge pulse in response to the switching signal output from the reference voltage source outputting the reference control voltage and the frequency comparison circuit.
Reference system tLD output from the above reference voltage source instead of voltage
The configuration includes a switching circuit that supplies voltage to the voltage controlled oscillator.
（作用）
上記周波数比較回路は上記電圧制御発振器より出力され
たクロック信号が上記リードデータの読出し可能な周波
数範囲を越えると切換信号を上記切換回路に供給する。(Function) The frequency comparison circuit supplies a switching signal to the switching circuit when the clock signal output from the voltage controlled oscillator exceeds a frequency range in which the read data can be read.
切換回路は上記切換信号を受けて、上記チャージパルス
及びディスチャージパルスをもとに生成された制御電圧
に代え、上記基準電圧源より出力される基準制御電圧を
上記電圧制御発振器に供給する。これにより以後は上記
基準電圧源より出力される基準制御電圧をもとに電圧制
御発振器が発振動作し、その出力クロック周波数が正常
な周波数範囲に復帰すると、上記切換回路は上記周波数
比較回路からの切換信号の解除に伴い上記基準電圧源よ
り出力される基準制御電圧に代え上記チャージパルス及
びディスチャージパルスをもとに生成された制御電圧を
上記電圧制御発振器に供給する。 これにより、外乱等
により生ずるコントロール不可能な周波数への逸脱を回
避でき、ディスクデータ読出系の安定な動作を補償して
常に正常なディスクデータの続出しを行なうことができ
る。The switching circuit receives the switching signal and supplies the voltage controlled oscillator with a reference control voltage output from the reference voltage source instead of the control voltage generated based on the charge pulse and discharge pulse. As a result, the voltage controlled oscillator will thereafter operate in oscillation based on the reference control voltage output from the reference voltage source, and when its output clock frequency returns to the normal frequency range, the switching circuit will When the switching signal is released, a control voltage generated based on the charge pulse and discharge pulse is supplied to the voltage controlled oscillator in place of the reference control voltage output from the reference voltage source. This makes it possible to avoid deviations to uncontrollable frequencies caused by disturbances, etc., and to ensure stable operation of the disk data reading system so that normal disk data can be continuously read out.
（実施例） 以下図面を参照して本発明の一実施例を説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
図中、１はＶＣＯ３より生成されたデコードクロック（
ＤＣＬＫ）と磁気ディスクより読出されたリードデータ
（ＲＤ）との位相比較を行ないチャージパルス（ＣＨＰ
）及びディスチャージパルス（ＤＣＨＰ）を作成する位
相比較回路、２はこの位相比較回路１より出力されるチ
ャージパルス（ＣＨＰ）及びディスチャージパルス（Ｄ
ＣＨＰ）をもとにその周波数に従う制御電圧（ＣＶ）を
生成する電圧コントロール回路、３はこの電圧コントロ
ール回路２より出力される制御電圧（ＣＶ）を入力し同
人力電圧に比例した周波数をもってデコードクロック（
ＤＣＬＫ）を生成するＶＣＯ（電圧制御発振器）である
。これら各回路構成要素の機能はそれぞれ第２図及び第
３図を用いて説明した通りであり、ここでは第２図に示
した構成要素と同一の部分に同一符号を付して示してい
る。In the figure, 1 is the decode clock (
DCLK) and the read data (RD) read from the magnetic disk are compared to generate a charge pulse (CHP).
) and a discharge pulse (DCHP), and 2 is a phase comparison circuit that generates a charge pulse (CHP) and a discharge pulse (DCHP) output from this phase comparison circuit 1.
A voltage control circuit 3 generates a control voltage (CV) according to the frequency based on the voltage control circuit 2 (CHP), and 3 inputs the control voltage (CV) output from the voltage control circuit 2 and decodes the clock with a frequency proportional to the voltage. (
This is a VCO (voltage controlled oscillator) that generates DCLK). The functions of each of these circuit components are as explained using FIGS. 2 and 3, and the same parts as those shown in FIG. 2 are denoted by the same reference numerals.
４乃至７はそれぞれ本発明に於いて新たに付加される構
成要素である。このうち、４は上記デコードクロック（
ＤＣＬＫ）が上記リードデータ（ＲＤ）の読出し可能な
範囲にあるときの特定周波数をもつ基準クロック（ＢＣ
ＬＫ）を発生する基準クロック発振器である。５は上記
基準クロック発振器４より発生された基準クロック（Ｂ
ＣＬＫ）と上記ＶＣＯ３より発生されたデコードクロッ
ク（ＤＣＬＫ）の周波数を比較し上記デコードクロック
（ＤＣＬＫ）が上記リードデータ（ＲＤ）の読出し可能
な範囲を越えた周波数となったとき切換信号（ＳＥＬ）
を出力する周波数比較回路である。６は上記ＶＣＯ３に
より生成されたデコードクロツタ（ＤＣＬＫ）が上記リ
ードデータ（ＲＤ）の読出し可能な覇囲内にあるときの
上記ＶＣＯ３に供給される特定の制御電圧値をもつ基準
制御電圧（ＢＶ）を出力する基準電圧源であり、例えば
電池電源又は内部で作られた直流安定化電源を用いて実
現される。７は上記周波数比較回路５より出力される切
換信＠（ＳＥＬ）を受けて上記電圧コントロール回路２
より出力される制ｍ電圧（ＣＶ）に代え上記基準電圧源
６より出力される基準制御電圧（ＢＶ）を上記ＶＣＯ３
に供給する切換回路である。4 to 7 are respectively newly added components in the present invention. Of these, 4 is the decode clock (
A reference clock (BCLK) with a specific frequency when the read data (RD) is within the readable range of the read data (RD).
This is a reference clock oscillator that generates a clock signal (LK). 5 is a reference clock (B) generated from the reference clock oscillator 4.
CLK) and the frequency of the decode clock (DCLK) generated by the VCO 3, and when the frequency of the decode clock (DCLK) exceeds the readable range of the read data (RD), a switching signal (SEL) is activated.
This is a frequency comparison circuit that outputs . 6 is a reference control voltage (BV) having a specific control voltage value supplied to the VCO 3 when the decode clock (DCLK) generated by the VCO 3 is within the readable range of the read data (RD); It is a reference voltage source that outputs , and is realized using, for example, a battery power source or an internally generated DC stabilized power source. 7 receives the switching signal @(SEL) outputted from the frequency comparison circuit 5 and connects the voltage control circuit 2 to the voltage control circuit 2.
The reference control voltage (BV) output from the reference voltage source 6 is used instead of the control voltage (CV) output from the VCO3.
This is a switching circuit that supplies
ここで上記第１図を参照して一実施例の動作を説明する
。The operation of one embodiment will now be described with reference to FIG. 1 above.
ＶＣＯ３より出力されるデコードクロック（ＤＣＬＫ）
が回路ループのコントロール可能な周波数範囲内にある
ときは、従来と同様に位相比較回路１より出力されるチ
ャージパルス（ＣＨＰ）及びディスチャージパルス（Ｄ
ＣＨＰ）をもとに電圧コントロール回路２で生成された
制御２Ｄ電圧（ＣＶ）が切換回路７を介してＶＣＯ３に
供給され、上記制御１１圧（ＣＶ）をもとにデコードク
ロック（ＤＣＬＫ）が生成される。Decode clock (DCLK) output from VCO3
is within the controllable frequency range of the circuit loop, the charge pulse (CHP) and discharge pulse (D
The control 2D voltage (CV) generated by the voltage control circuit 2 based on the control voltage (CHP) is supplied to the VCO 3 via the switching circuit 7, and the decode clock (DCLK) is generated based on the control 11 voltage (CV). be done.
上記動作時に於いて、外乱等によりＶＣＯ３より出力さ
れるデコードクロック（ＤＣＬＫ）の周波数が上記コン
トロール範囲を越えると周波数比較回路５より切換信号
（ＳＥＬ）が出力され切換回路７に供給される。切換回
路７は上記切換信号（ＳＥＬ）を受けると上記電圧コン
トロール回路２より出力される制御電圧（ＣＶ）に代え
上記基準電圧源６より出力される基準制御！ＩＩ電圧（
ＢＶ）を上記■Ｃ○３に供給する。During the above operation, if the frequency of the decode clock (DCLK) output from the VCO 3 exceeds the control range due to disturbance or the like, a switching signal (SEL) is output from the frequency comparison circuit 5 and supplied to the switching circuit 7. When the switching circuit 7 receives the switching signal (SEL), it replaces the control voltage (CV) output from the voltage control circuit 2 with the reference control output from the reference voltage source 6! II voltage (
BV) is supplied to the above ■C○3.
これによりＶＣＯ３は以後、上記基準電圧源６より出力
される基準制御電圧（ＢＶ）をもとに発振動作しデコー
ドクロツタ（ＤＣＬＫ）を出力する。そしてデコードク
ロック（ＤＣＬＫ）の周波数が正常な周波数範囲に戻さ
れると、周波数比較回路５からの切換信号（ＳＥＬ）の
出力が断たれ、これに伴い切換回路７が通常時の切換状
態に復帰して、以後は再び上記位相比較回路１より出力
されるチャージパルス（ＣＨＰ）及びディスチャージパ
ルス（ＤＣＨＰ）をもとに電圧コントロール回路２で生
成された制御電圧（ＣＶ）が上記ＶＣ○３に供給され、
通常の動作に復帰する。As a result, the VCO 3 thereafter operates in oscillation based on the reference control voltage (BV) outputted from the reference voltage source 6 and outputs a decode clock (DCLK). When the frequency of the decode clock (DCLK) is returned to the normal frequency range, the output of the switching signal (SEL) from the frequency comparison circuit 5 is cut off, and accordingly the switching circuit 7 returns to its normal switching state. Thereafter, the control voltage (CV) generated by the voltage control circuit 2 based on the charge pulse (CHP) and discharge pulse (DCHP) outputted from the phase comparator circuit 1 is again supplied to the VC○3. ,
Return to normal operation.
このような動作によって、外乱等により生ずるコントロ
ール不可能な周波数への逸脱を回避でき、ディスクデー
タ読出系の安定な動作が補償される。By such an operation, deviation to an uncontrollable frequency caused by disturbance etc. can be avoided, and stable operation of the disk data reading system can be guaranteed.
即ち、前述したような第２図に示す従来の回路では、外
乱等によりループ内のクロック周波数が−Ｈコントロー
ル不可能な周波数になると正常動作に戻ることができな
かったが、上記した実施例によれば制御可能な周波数を
越えたとき基準電圧源６から出力される基準制御電圧（
ＢＶ）をＶＣＯ３に供給してループ内のクロック周波数
を強制的に補正する構成としたことにより再び正常動作
に復帰させることができる。That is, in the conventional circuit shown in FIG. 2 as described above, if the clock frequency in the loop becomes a frequency that cannot be controlled by -H due to disturbance etc., it cannot return to normal operation. According to the standard control voltage (
BV) is supplied to the VCO 3 to forcibly correct the clock frequency in the loop, so that normal operation can be restored again.
し発明の効果〕
以上詳記したように本発明によれば、電圧制御発振器よ
り出力されたクロック信号と磁気ディスクより読出され
たリードデータとの位相比較により生成したチャージパ
ルス及びディスチャージパルスの周波数に従う制ｔ１１
電圧で上記電圧制御発振器を制御するクロック制御回路
に於いて、上記クロック信号が上記リードデータの読出
し可能な範囲にあるときの特定周波数をもつ基準クロッ
ク信号を発生する基準クロック発振器と、この基準クロ
ック発搬器より発生された基準クロック信号と上記電圧
制御発振器より発生されたクロック信号の周波数を比較
し上記クロック信号が上記り一ドデータの読出し可能な
範囲を越えた周波数となったとき切換信号を出力する周
波数比較回路と、上記電圧制御発振器により生成された
クロック信号が上記リードデータの読出し可能な範囲内
にあるときの上記電圧制御発振器に供給される特定の制
御２Ｉｌ電圧値をもつ基準制御電圧を出力する基準電圧
源と、上記周波数比較回路より出力される切換信号を受
けて上記チャージパルス及びディスチャージパルスをも
とに生成された制御電圧に代え上記基準電圧源より出力
される基準制御電圧を上記電圧制御発振器に供給する切
換回路とを有してなる構成としたことにより、外乱等に
よるコントロール不可能な周波数への逸脱を回避でき、
ディスクデータ読出系の安定な動作を補償して常に正常
なディスクデータの読出しを行なうことができる。[Effects of the Invention] As detailed above, according to the present invention, the frequency of the charge pulse and the discharge pulse generated by the phase comparison between the clock signal output from the voltage controlled oscillator and the read data read from the magnetic disk is system t11
A clock control circuit that controls the voltage controlled oscillator with a voltage includes a reference clock oscillator that generates a reference clock signal having a specific frequency when the clock signal is within a range in which the read data can be read, and the reference clock. Compares the frequency of the reference clock signal generated by the transmitter and the clock signal generated by the voltage-controlled oscillator, and outputs a switching signal when the frequency of the clock signal exceeds the range in which the above-mentioned data can be read. and a reference control voltage having a specific control voltage value to be supplied to the voltage controlled oscillator when the clock signal generated by the voltage controlled oscillator is within a readable range of the read data. In place of the reference voltage source to be output and the control voltage generated based on the charge pulse and discharge pulse in response to the switching signal output from the frequency comparator circuit, the reference control voltage output from the reference voltage source is used as described above. By adopting a configuration including a switching circuit that supplies a voltage controlled oscillator, it is possible to avoid deviations to uncontrollable frequencies due to disturbances, etc.
The stable operation of the disk data reading system is ensured, and normal disk data reading can always be performed.
第１図は本発明の一実施例の構成を示す回路ブロック図
、第２図は従来の構成を示す回路ブロック図、第３図は
上記第２図の回路動作を説明するためのタイムチャート
である。
１・・・位相比較回路、２・・・電圧コントロール回路
、３・・・電圧制御発振器（ＶＣＯ）、４・・・基準ク
ロック発振器、５・・・周波数比較回路、６・・・基準
電圧源、７・・・切換回路。
出願人代理人 弁理士 鈴江武彦
０ ＾へ＾＾凸FIG. 1 is a circuit block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a circuit block diagram showing a conventional configuration, and FIG. 3 is a time chart for explaining the circuit operation of FIG. 2 above. be. DESCRIPTION OF SYMBOLS 1... Phase comparison circuit, 2... Voltage control circuit, 3... Voltage controlled oscillator (VCO), 4... Reference clock oscillator, 5... Frequency comparison circuit, 6... Reference voltage source , 7... switching circuit. Applicant's agent Patent attorney Takehiko Suzue0 ^he^^ Convex
Claims (1)
圧制御発振器と、この電圧制御発振器により生成された
クロック信号と磁気ディスクより読出されたリードデー
タとの位相比較を行ないチャージパルス及びディスチャ
ージパルスを作成する位相比較回路と、この位相比較回
路より出力されたチャージパルス及びディスチャージパ
ルスの周波数に従う制御電圧を生成し上記電圧制御発振
器に供給する電圧コントロール回路とを有してなるクロ
ック制御回路に於いて、上記クロック信号の周波数が上
記リードデータの読出し可能な範囲にあるときの特定周
波数をもつ基準クロック信号を発生する基準クロック発
振器と、この基準クロック発振器より発生された基準ク
ロック信号と上記電圧制御発振器より発生されたクロッ
ク信号の周波数を比較し上記クロック信号が上記リード
データの読出し可能な範囲を越えた周波数となつたとき
切換信号を出力する周波数比較回路と、上記電圧制御発
振器により生成されたクロック信号が上記リードデータ
の読出し可能な範囲内にあるときの上記電圧制御発振器
に供給される特定の制御電圧値をもつ基準制御電圧を出
力する基準電圧源と、上記周波数比較回路より出力され
る切換信号を受けて上記電圧コントロール回路より出力
される制御電圧に代え上記基準電圧源より出力される基
準制御電圧を上記電圧制御発振器に供給する切換回路と
を具備してなることを特徴とする磁気ディスク装置の読
出しクロック制御回路。A voltage controlled oscillator that generates a clock signal with a frequency proportional to the input voltage, and a phase comparison between the clock signal generated by the voltage controlled oscillator and the read data read from the magnetic disk to generate charge pulses and discharge pulses. In the clock control circuit comprising a phase comparison circuit and a voltage control circuit that generates a control voltage according to the frequency of charge pulses and discharge pulses output from the phase comparison circuit and supplies it to the voltage controlled oscillator, a reference clock oscillator that generates a reference clock signal having a specific frequency when the frequency of the clock signal is within the readable range of the read data; and a reference clock signal generated by the reference clock oscillator and generated by the voltage controlled oscillator. a frequency comparison circuit that compares the frequency of the clock signal generated by the voltage control oscillator and outputs a switching signal when the frequency of the clock signal exceeds a readable range of the read data; A reference voltage source that outputs a reference control voltage having a specific control voltage value that is supplied to the voltage controlled oscillator when the read data is within a readable range, and a switching signal output from the frequency comparison circuit. and a switching circuit for supplying a reference control voltage output from the reference voltage source to the voltage controlled oscillator in place of the control voltage output from the voltage control circuit. Read clock control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259712A JPS63113983A (en) | 1986-10-31 | 1986-10-31 | Reading clock control circuit for magnetic disk device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259712A JPS63113983A (en) | 1986-10-31 | 1986-10-31 | Reading clock control circuit for magnetic disk device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63113983A true JPS63113983A (en) | 1988-05-18 |
Family
ID=17337891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259712A Pending JPS63113983A (en) | 1986-10-31 | 1986-10-31 | Reading clock control circuit for magnetic disk device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63113983A (en) |
-
1986
- 1986-10-31 JP JP61259712A patent/JPS63113983A/en active Pending
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