JP4668430B2

JP4668430B2 - Prescaler and PLL circuit

Info

Publication number: JP4668430B2
Application number: JP2001009153A
Authority: JP
Inventors: 守仁長谷川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-01-17
Filing date: 2001-01-17
Publication date: 2011-04-13
Anticipated expiration: 2021-01-17
Also published as: JP2002217711A

Description

【０００１】
【発明の属する技術分野】
この発明は、出力信号周波数を設定された周波数に一致させるように動作するＰＬＬ回路に関するものである。
【０００２】
近年、自動車電話や携帯電話等の移動体通信機器にＰＬＬ回路が使用されている。このようなＰＬＬ回路では、その使用周波数帯域が益々高くなっているため、そのような高周波数帯域において、安定した動作を行うことが必要となっている。
【０００３】
【従来の技術】
図４は、従来のＰＬＬ回路の一例を示す。発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、シフトレジスタ３で設定される分周比に基づいて、前記基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器４に出力する。
【０００４】
前記位相比較器４には、比較分周器５から比較信号ｆｐが出力される。そして、位相比較器４は前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出力する。
【０００５】
前記チャージポンプ６は、前記位相比較器４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）７に出力する。
【０００６】
この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦＲ，ΦＰの周波数変動にともなって変化し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【０００７】
前記ＬＰＦ７は、チャージポンプ６の出力信号ＳＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力する。
【０００８】
前記ＶＣＯ８は、前記ＬＰＦ７の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvcoを外部回路に出力するとともに、前記比較分周器５に出力する。前記比較分周器５は、パルススワロー方式であって、プリスケーラ９と、メインカウンタ１０と、スワローカウンタ１１と、制御回路１２とから構成される。
【０００９】
前記ＶＣＯ８の出力信号ｆvcoは、前記プリスケーラ９に入力され、そのプリスケーラ９は入力信号ｆvcoの周波数をＭ分周若しくはＭ＋１分周して、メインカウンタ１０及びスワローカウンタ１１に出力信号Ｐoutとして出力する。
【００１０】
前記スワローカウンタ１１は、プリスケーラ９の出力信号ＰoutをＡ分周して、その出力信号を前記制御回路１２に出力する。前記制御回路１２は、スワローカウンタ１１の分周信号に基づいて、前記プリスケーラ９に例えばＬレベルのモジュラス信号ＸＭＤを出力し、プリスケーラ９はそのモジュラス信号ＸＭＤに基づいて、入力信号ｆvcoをＭ分周した出力信号Ｐoutを出力する。
【００１１】
また、スワローカウンタ１１がＡ個のパルスをカウントしている間は、制御回路１２は例えばＨレベルのモジュラス信号ＸＭＤを出力し、プリスケーラ９はそのモジュラス信号ＸＭＤに基づいて、入力信号ｆvcoをＭ＋１分周した出力信号Ｐoutを出力する。
【００１２】
前記メインカウンタ１０の分周比は、前記シフトレジスタ３で設定され、プリスケーラ９の出力信号ＰoutをＮ分周して、前記位相比較器４に比較信号ｆｐとして出力する。また、メインカウンタ１０の分周信号は前記制御回路１２に出力され、制御回路１２はメインカウンタ１０が入力信号ＰoutをＮ分周する毎に、スワローカウンタ１１に起動信号を出力する。
【００１３】
従って、上記ＰＬＬ回路ではメインカウンタ１０がプリスケーラ９の出力信号ＰoutをＮ分周する毎にスワローカウンタ１１が動作して、プリスケーラ９の出力信号Ｐoutをカウントする。
【００１４】
前記プリスケーラ９の具体的構成を図５に従って説明する。前記ＶＣＯ８の出力信号ｆvcoは、分周切替え部Ｃを構成する同期型フリップフロップ回路ＦＦ１〜ＦＦ３に入力信号ＣＫとして入力される。前記フリップフロップ回路ＦＦ１〜ＦＦ３はＤフリップフロップ回路で構成される。
【００１５】
前記フリップフロップ回路ＦＦ１の出力信号Ｑは、前記フリップフロップ回路ＦＦ２にデータＤataとして入力される。前記フリップフロップ回路ＦＦ２の出力信号Ｑは、ＯＲ回路１４ａに入力されるとともに、前記フリップフロップ回路ＦＦ３にデータＤataとして入力される。
【００１６】
ＯＲ回路１４ａの出力信号は、前記フリップフロップ回路ＦＦ１にデータＤataとして入力される。
前記フリップフロップ回路ＦＦ３の出力信号Ｑは、前記ＯＲ回路１４ａに入力される。
【００１７】
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、非同期型のエクステンダ部Ｅを構成するフリップフロップ回路ＴＦＦ１，ＴＦＦ２のうち、同ＴＦＦ１に入力信号ＣＫとして入力される。
【００１８】
前記フリップフロップ回路ＴＦＦ１の出力信号Ｑは、前記フリップフロップ回路ＴＦＦ２に入力信号ＣＫとして入力され、フリップフロップ回路ＴＦＦ２の出力信号Ｑは前記出力信号Ｐoutとして出力される。
【００１９】
前記フリップフロップ回路ＴＦＦ１の出力信号ＸＱは、同フリップフロップ回路ＴＦＦ１にＤataとして入力され、前記フリップフロップ回路ＴＦＦ２の出力信号ＸＱは、同フリップフロップ回路ＴＦＦ２にＤataとして入力される。
【００２０】
前記フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑは、ＯＲ回路１４ｂに入力され、そのＯＲ回路１４ｂには前記モジュラス信号ＸＭＤがインバータ回路１３を介して入力される。
【００２１】
また、前記ＯＲ回路１４ｂの出力信号ＯＲは、前記フリップフロップ回路ＦＦ３にセット信号ＳＥＴとして入力される。従って、各フリップフロップ回路ＴＦＦ１，ＴＦＦ２は、フリップフロップ回路ＦＦ１の出力信号ＸＱを４分周する回路として動作する。
【００２２】
上記のようなプリスケーラ９の動作を図６に従って説明する。ＶＣＯ８の出力信号ｆvcoが入力されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを４分周した出力信号ＸＱが出力される。
【００２３】
フリップフロップ回路ＴＦＦ１の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２分周、すなわち入力信号ｆvcoを８分周した信号となり、フリップフロップ回路ＴＦＦ２の出力信号Ｑは、入力信号ｆvcoを１６分周した信号となる。
【００２４】
モジュラス信号ＸＭＤがＨレベルであれば、ＯＲ回路１４ｂの出力信号ＯＲは、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑに基づいて決定される。
【００２５】
すなわち、このプリスケーラ９が入力信号ｆvcoのカウント始点から、その入力信号ｆvcoの１２個のパルスをカウントするまでは、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑはその少なくともいずれかがＨレベルとなるため、ＯＲ回路１４ｂの出力信号はＨレベルとなる。
【００２６】
すると、フリップフロップ回路ＦＦ３の出力信号ＱはＬレベルに固定されている。
入力信号ｆvcoの１２個のパルスをカウントすると、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号ＱがともにＬレベルとなるため、ＯＲ回路１４ｂの出力信号はＬレベルとなる。
【００２７】
すると、フリップフロップ回路ＦＦ３が活性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを５分周した出力信号ＸＱが出力される。
【００２８】
このような動作により、モジュラス信号ＸＭＤがＨレベルであれば、プリスケーラ９は入力信号ｆvcoのＭ＋１分周動作、すなわち１７分周した出力信号Ｐoutを出力する。
【００２９】
また、モジュラス信号ＸＭＤがＬレベルであれば、ＯＲ回路１４ｂの出力信号ＯＲはＨレベルに固定されるため、フリップフロップ回路ＦＦ３は不活性化され、その出力信号はＬレベルに固定される。
【００３０】
従って、モジュラス信号ＸＭＤがＬレベルであれば、プリスケーラ９は入力信号ｆvcoをＭ分周した出力信号Ｐoutを出力する。
【００３１】
【発明が解決しようとする課題】
上記のようなＰＬＬ回路では、スワローカウンタ１１の分周動作の開始にともなってモジュラス信号ＸＭＤがＨレベルとなって、プリスケーラ９がＭ＋１分周を行う。
【００３２】
ところが、プリスケーラ９において、Ｍ＋１分周を開始するカウント始点から、モジュラス信号ＸＭＤが立ち上がるまでに遅れ時間Ｔｄが生じている。
また、遅れ時間Ｔｄはプリスケーラ９の入力信号ｆvcoの周波数に関わらず、ほぼ一定であるため、入力信号ｆvcoの周波数の周波数が高くなるにつれて、マージン時間Ｔｍが減少する。
【００３３】
そして、図７に示すように、入力信号ｆvcoの周波数が高くなって、マージン時間Ｔｍがなくなると、プリスケーラ９はＭ＋１分周動作を行うことができなくなり、誤動作となるとともに、Ｍ＋１分周動作による周波数でロックアップ動作を行うことができなくなるという問題点がある。
【００３４】
また、電源電圧あるいは周囲温度が低下する等して、フリップフロップ回路を構成するトランジスタの周波数特性が劣化した場合にも、マージン時間が減少して、同様な不具合が発生する。
【００３５】
この発明の目的は、分周比切替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供することにある。
【００３６】
【課題を解決するための手段】
図１に示すように、切替え信号生成部Ｐは、ラッチ回路ＤＦＦと選択回路２２と論理回路１４ｂとから構成され、エクステンダ部Ｅの出力信号Ｐoutとモジュラス信号ＸＭＤとの位相に基づいて、分周比切替え信号ＯＲの出力タイミングを切替える。
【００３７】
【発明の実施の形態】
図１は、この発明を具体化したプリスケーラの一実施の形態を示す。前記従来例と同様なＰＬＬ回路で使用されるプリスケーラ２１は、切替え信号生成部Ｐの構成を除いて、前記従来例のプリスケーラ９の構成と同一である。
【００３８】
前記切替え信号生成部Ｐは、ラッチ回路として動作するＤフリップフロップ回路ＤＦＦと、選択回路２２とＯＲ回路１４ｂとで構成される。
前記エクステンダ部ＥのＴフリップフロップ回路ＴＦＦ２の出力信号Ｑは、このプリスケーラ２１の出力信号Ｐoutとして出力されるとともに、前記選択回路２２に第一の入力信号Ａ１として入力され、さらに前記Ｄフリップフロップ回路ＤＦＦにデータＤataとして入力される。
【００３９】
前記Ｔフリップフロップ回路ＴＦＦ２の出力信号ＸＱは、前記選択回路２２に第二の入力信号Ａ２として入力される。
前記Ｄフリップフロップ回路ＤＦＦには、モジュラス信号ＸＭＤがインバータ回路１３を介してクロック信号ＣＫとして入力される。そして、Ｄフリップフロップ回路ＤＦＦの出力信号Ｑは、前記選択回路２２に選択信号selectとして入力される。
【００４０】
前記選択回路２２は、Ｈレベルの選択信号selectが入力されると、入力信号Ａ２を出力信号outとして出力し、Ｌレベルの選択信号selectが入力されると、入力信号Ａ１を出力信号outとして出力する。そして、前記選択回路２２の出力信号outは、前記ＯＲ回路１４ｂに入力される。
【００４１】
次に、上記のように構成されたプリスケーラ２１の動作を図２及び図３に従って説明する。
ＶＣＯ８の出力信号ｆvcoが入力されると、分周切替え部Ｃ、エクステンダ部Ｅ及び切替え信号生成部Ｐの動作により、入力信号ｆvcoを１６分周あるいは１７分周した出力信号Ｐoutが出力される。
【００４２】
このとき、図２に示すように、出力信号ＰoutがＨレベルにあるとき、モジュラス信号ＸＭＤがＨレベルとなると、フリップフロップ回路ＤＦＦからＨレベルの出力信号Ｑが出力される。
【００４３】
すると、選択回路２２はフリップフロップ回路ＴＦＦ２の出力信号ＸＱを選択してＯＲ回路１４ｂに出力する。
この結果、ＯＲ回路１４ｂには出力信号Ｐoutの逆相信号が入力されるため、出力信号Ｐoutに対し、モジュラス信号ＸＭＤのマージン時間Ｔｍ１が確保される。
【００４４】
また、図３に示すように、出力信号ＰoutがＬレベルにあるとき、モジュラス信号ＸＭＤがＨレベルとなると、フリップフロップ回路ＤＦＦからＬレベルの出力信号Ｑが出力される。
【００４５】
すると、選択回路２２はフリップフロップ回路ＴＦＦ２の出力信号Ｑを選択してＯＲ回路１４ｂに出力する。
この結果、ＯＲ回路１４ｂには出力信号Ｐoutの同相信号が入力されるため、出力信号Ｐoutに対し、モジュラス信号ＸＭＤのマージン時間Ｔｍ２が確保される。
【００４６】
上記のように構成されたプリスケーラ２１及びＰＬＬ回路では、次に示す作用効果を得ることができる。
（１）出力信号Ｐoutに対するモジュラス信号ＸＭＤの遅れに関わらず、出力信号Ｐoutに対するモジュラス信号ＸＭＤの立ち上がりのマージン時間を十分に確保することができる。
（２）マージン時間を十分に確保することができるので、プリスケーラ２１の入力信号ｆvcoの周波数が高くなっても、あるいは電源電圧が低下した場合にも、Ｍ＋１分周動作の誤動作を防止することができる。
（３）Ｍ分周動作及びＭ＋１分周動作を確実に行うことができる。
【００４７】
上記実施の形態は、次に示すように変更することもできる。
・分周切替え部を構成するフリップフロップ回路ＦＦ１〜ＦＦ３は、３段のＤフリップフロップ回路によるリングカウンタで構成したが、２段のＤフリップフロップ回路によるリングカウンタとしてもよい。
・分周比を分数としたＰＬＬ回路に上記構成を付加してもよい。
【００４８】
【発明の効果】
以上詳述したように、この発明は分周比切替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供することができる。
【図面の簡単な説明】
【図１】一実施の形態のプリスケーラを示す回路図である。
【図２】一実施の形態のプリスケーラの動作を示すタイミング波形図である。
【図３】一実施の形態のプリスケーラの動作を示すタイミング波形図である。
【図４】ＰＬＬ回路を示すブロック図である。
【図５】プリスケーラの従来例を示す回路図である。
【図６】従来のプリスケーラの動作を示すタイミング波形図である。
【図７】従来のプリスケーラの動作を示すタイミング波形図である。
【符号の説明】
ＯＲ分周比切替え信号
Ｃ分周切替え部
ｆvco 入力信号
Ｅエクステンダ部
Ｐout 出力信号
ＸＭＤモジュラス信号
Ｐ切替え信号生成部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL circuit that operates so as to match an output signal frequency with a set frequency.
[0002]
In recent years, PLL circuits have been used in mobile communication devices such as automobile phones and mobile phones. In such a PLL circuit, since the use frequency band becomes higher and higher, it is necessary to perform a stable operation in such a high frequency band.
[0003]
[Prior art]
FIG. 4 shows an example of a conventional PLL circuit. The oscillator 1 outputs a reference clock signal CK having a natural frequency based on the oscillation of the crystal resonator to the reference frequency divider 2. The reference frequency divider 2 is composed of a counter circuit, divides the reference clock signal CK based on the frequency division ratio set by the shift register 3, and outputs the reference signal fr to the phase comparator 4.
[0004]
A comparison signal fp is output from the comparison frequency divider 5 to the phase comparator 4. Then, the phase comparator 4 outputs to the charge pump 6 pulse signals ΦR and ΦP corresponding to the frequency difference and phase difference between the reference signal fr and the comparison signal fp.
[0005]
The charge pump 6 outputs an output signal SCP to a low-pass filter (hereinafter referred to as LPF) 7 based on the pulse signals ΦR and ΦP output from the phase comparator 4.
[0006]
The output signal SCP is a DC component including a pulse component, and the DC component changes with the frequency fluctuation of the pulse signals ΦR and ΦP, and the pulse component is based on the phase difference between the pulse signals ΦR and ΦP. Change.
[0007]
The LPF 7 outputs an output signal SLPF obtained by smoothing the output signal SCP of the charge pump 6 and removing a high frequency component to a voltage controlled oscillator (hereinafter referred to as VCO) 8.
[0008]
The VCO 8 outputs an output signal fvco having a frequency corresponding to the voltage value of the output signal SLPF of the LPF 7 to an external circuit and also to the comparison frequency divider 5. The comparison frequency divider 5 is a pulse swallow method, and includes a prescaler 9, a main counter 10, a swallow counter 11, and a control circuit 12.
[0009]
The output signal fvco of the VCO 8 is input to the prescaler 9, and the prescaler 9 divides the frequency of the input signal fvco by M or M + 1 and outputs it to the main counter 10 and the swallow counter 11 as an output signal Pout.
[0010]
The swallow counter 11 divides the output signal Pout of the prescaler 9 by A and outputs the output signal to the control circuit 12. The control circuit 12 outputs, for example, an L-level modulus signal XMD to the prescaler 9 based on the frequency division signal of the swallow counter 11, and the prescaler 9 divides the input signal fvco by M based on the modulus signal XMD. The output signal Pout is output.
[0011]
While the swallow counter 11 is counting A pulses, the control circuit 12 outputs an H level modulus signal XMD, for example, and the prescaler 9 sets the input signal fvco to M + 1 minutes based on the modulus signal XMD. The rounded output signal Pout is output.
[0012]
The division ratio of the main counter 10 is set by the shift register 3, and the output signal Pout of the prescaler 9 is divided by N and output to the phase comparator 4 as a comparison signal fp. The frequency division signal of the main counter 10 is output to the control circuit 12, and the control circuit 12 outputs an activation signal to the swallow counter 11 every time the main counter 10 divides the input signal Pout by N.
[0013]
Therefore, in the PLL circuit, every time the main counter 10 divides the output signal Pout of the prescaler 9 by N, the swallow counter 11 operates to count the output signal Pout of the prescaler 9.
[0014]
A specific configuration of the prescaler 9 will be described with reference to FIG. The output signal fvco of the VCO 8 is input as an input signal CK to the synchronous flip-flop circuits FF1 to FF3 constituting the frequency division switching unit C. The flip-flop circuits FF1 to FF3 are D flip-flop circuits.
[0015]
The output signal Q of the flip-flop circuit FF1 is input to the flip-flop circuit FF2 as data Data. The output signal Q of the flip-flop circuit FF2 is input to the OR circuit 14a and to the flip-flop circuit FF3 as data Data.
[0016]
The output signal of the OR circuit 14a is input to the flip-flop circuit FF1 as data Data.
The output signal Q of the flip-flop circuit FF3 is input to the OR circuit 14a.
[0017]
The output signal XQ of the flip-flop circuit FF1 is input as an input signal CK to the TFF1 of the flip-flop circuits TFF1 and TFF2 constituting the asynchronous extender unit E.
[0018]
The output signal Q of the flip-flop circuit TFF1 is input as an input signal CK to the flip-flop circuit TFF2, and the output signal Q of the flip-flop circuit TFF2 is output as the output signal Pout.
[0019]
The output signal XQ of the flip-flop circuit TFF1 is input as Data to the flip-flop circuit TFF1, and the output signal XQ of the flip-flop circuit TFF2 is input as Data to the flip-flop circuit TFF2.
[0020]
The output signal Q of the flip-flop circuits TFF1 and TFF2 is input to the OR circuit 14b, and the modulus signal XMD is input to the OR circuit 14b via the inverter circuit 13.
[0021]
The output signal OR of the OR circuit 14b is input to the flip-flop circuit FF3 as a set signal SET. Accordingly, each flip-flop circuit TFF1, TFF2 operates as a circuit that divides the output signal XQ of the flip-flop circuit FF1 by four.
[0022]
The operation of the prescaler 9 will be described with reference to FIG. When the output signal fvco of the VCO 8 is input, an output signal XQ obtained by dividing the input signal fvco by 4 is output from the flip-flop circuit FF1 by the operation of the flip-flop circuits FF1 and FF2.
[0023]
The output signal Q of the flip-flop circuit TFF1 is a signal obtained by dividing the output signal XQ of the flip-flop circuit FF1 by 2, that is, the input signal fvco divided by 8, and the output signal Q of the flip-flop circuit TFF2 is obtained by dividing the input signal fvco by 16 This is a divided signal.
[0024]
If the modulus signal XMD is at the H level, the output signal OR of the OR circuit 14b is determined based on the output signals Q of the flip-flop circuits TFF1 and TFF2.
[0025]
That is, since the prescaler 9 counts 12 pulses of the input signal fvco from the count start point of the input signal fvco, at least one of the output signals Q of the flip-flop circuits TFF1 and TFF2 is at the H level. The output signal of the OR circuit 14b becomes H level.
[0026]
Then, the output signal Q of the flip-flop circuit FF3 is fixed at the L level.
When twelve pulses of the input signal fvco are counted, the output signals Q of the flip-flop circuits TFF1 and TFF2 both become L level, so that the output signal of the OR circuit 14b becomes L level.
[0027]
Then, the flip-flop circuit FF3 is activated, and an output signal XQ obtained by dividing the input signal fvco by 5 is output from the flip-flop circuit FF1 by the operation of the flip-flop circuits FF1 to FF3.
[0028]
By such an operation, if the modulus signal XMD is at the H level, the prescaler 9 outputs the output signal Pout obtained by dividing the input signal fvco by M + 1, that is, by dividing it by 17.
[0029]
If the modulus signal XMD is at L level, the output signal OR of the OR circuit 14b is fixed at H level, so that the flip-flop circuit FF3 is inactivated and its output signal is fixed at L level.
[0030]
Therefore, if the modulus signal XMD is at L level, the prescaler 9 outputs an output signal Pout obtained by dividing the input signal fvco by M.
[0031]
[Problems to be solved by the invention]
In the PLL circuit as described above, the modulus signal XMD becomes H level with the start of the frequency division operation of the swallow counter 11, and the prescaler 9 performs M + 1 frequency division.
[0032]
However, in the prescaler 9, there is a delay time Td from the count start point at which M + 1 frequency division is started until the modulus signal XMD rises.
Further, since the delay time Td is substantially constant regardless of the frequency of the input signal fvco of the prescaler 9, the margin time Tm decreases as the frequency of the input signal fvco increases.
[0033]
Then, as shown in FIG. 7, when the frequency of the input signal fvco becomes high and the margin time Tm disappears, the prescaler 9 cannot perform the M + 1 frequency division operation, malfunctions, and causes the M + 1 frequency division operation. There is a problem that the lock-up operation cannot be performed at the frequency.
[0034]
Further, when the frequency characteristics of the transistors constituting the flip-flop circuit are deteriorated due to a drop in the power supply voltage or the ambient temperature, the margin time is reduced and the same problem occurs.
[0035]
An object of the present invention is to provide a prescaler that can sufficiently secure a margin time for malfunction of frequency division ratio switching operation.
[0036]
[Means for Solving the Problems]
As shown in FIG. 1, the switching signal generation unit P includes a latch circuit DFF, a selection circuit 22, and a logic circuit 14b, and performs frequency division based on the phases of the output signal Pout and the modulus signal XMD of the extender unit E. The output timing of the ratio switching signal OR is switched.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an embodiment of a prescaler embodying the present invention. The prescaler 21 used in the same PLL circuit as in the conventional example is the same as the configuration of the prescaler 9 in the conventional example except for the configuration of the switching signal generation unit P.
[0038]
The switching signal generator P includes a D flip-flop circuit DFF that operates as a latch circuit, a selection circuit 22, and an OR circuit 14b.
The output signal Q of the T flip-flop circuit TFF2 of the extender unit E is output as the output signal Pout of the prescaler 21, and is input to the selection circuit 22 as the first input signal A1, and further, the D flip-flop circuit The data is input to DFF as data Data.
[0039]
The output signal XQ of the T flip-flop circuit TFF2 is input to the selection circuit 22 as the second input signal A2.
A modulus signal XMD is input to the D flip-flop circuit DFF as a clock signal CK via the inverter circuit 13. The output signal Q of the D flip-flop circuit DFF is input to the selection circuit 22 as a selection signal select.
[0040]
The selection circuit 22 outputs the input signal A2 as the output signal out when the H level selection signal select is input, and outputs the input signal A1 as the output signal out when the L level selection signal select is input. To do. The output signal out of the selection circuit 22 is input to the OR circuit 14b.
[0041]
Next, the operation of the prescaler 21 configured as described above will be described with reference to FIGS.
When the output signal fvco of the VCO 8 is input, an output signal Pout obtained by dividing the input signal fvco by 16 or 17 by the operation of the frequency division switching unit C, extender unit E, and switching signal generation unit P is output.
[0042]
At this time, as shown in FIG. 2, when the output signal Pout is at the H level and the modulus signal XMD is at the H level, the flip-flop circuit DFF outputs the H level output signal Q.
[0043]
Then, the selection circuit 22 selects the output signal XQ of the flip-flop circuit TFF2 and outputs it to the OR circuit 14b.
As a result, since a reverse phase signal of the output signal Pout is input to the OR circuit 14b, a margin time Tm1 of the modulus signal XMD is secured with respect to the output signal Pout.
[0044]
As shown in FIG. 3, when the output signal Pout is at the L level and the modulus signal XMD becomes the H level, the flip-flop circuit DFF outputs the L level output signal Q.
[0045]
Then, the selection circuit 22 selects the output signal Q of the flip-flop circuit TFF2 and outputs it to the OR circuit 14b.
As a result, since the in-phase signal of the output signal Pout is input to the OR circuit 14b, the margin time Tm2 of the modulus signal XMD is ensured with respect to the output signal Pout.
[0046]
With the prescaler 21 and the PLL circuit configured as described above, the following operational effects can be obtained.
(1) Regardless of the delay of the modulus signal XMD with respect to the output signal Pout, a sufficient margin time for the rise of the modulus signal XMD with respect to the output signal Pout can be secured.
(2) Since a sufficient margin time can be ensured, malfunction of the M + 1 frequency division operation can be prevented even when the frequency of the input signal fvco of the prescaler 21 increases or the power supply voltage decreases. it can.
(3) The M frequency dividing operation and the M + 1 frequency dividing operation can be reliably performed.
[0047]
The above embodiment can be modified as follows.
The flip-flop circuits FF1 to FF3 constituting the frequency division switching unit are configured by a ring counter using a three-stage D flip-flop circuit, but may be a ring counter using a two-stage D flip-flop circuit.
The above configuration may be added to a PLL circuit with a division ratio as a fraction.
[0048]
【The invention's effect】
As described above in detail, the present invention can provide a prescaler that can sufficiently secure a margin time for a malfunction of the frequency division ratio switching operation.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a prescaler according to an embodiment;
FIG. 2 is a timing waveform diagram showing an operation of the prescaler according to the embodiment;
FIG. 3 is a timing waveform diagram showing an operation of the prescaler according to the embodiment;
FIG. 4 is a block diagram showing a PLL circuit.
FIG. 5 is a circuit diagram showing a conventional example of a prescaler.
FIG. 6 is a timing waveform diagram showing the operation of a conventional prescaler.
FIG. 7 is a timing waveform diagram showing the operation of a conventional prescaler.
[Explanation of symbols]
OR division ratio switching signal C division switching unit fvco input signal E extender unit Pout output signal XMD modulus signal P switching signal generation unit

Claims

分周比切替え信号に基づいて、分周比を切替えながら入力信号を分周する分周切替え部と、
前記分周切替え部の出力信号を所定の分周比で分周するエクステンダ部と、
前記エクステンダ部の出力信号と、モジュラス信号とに基づいて、前記分周比切替え信号を生成する切替え信号生成部と
を備えたプリスケーラであって、
前記切替え信号生成部は、
前記モジュラス信号に基づいて前記エクステンダ部の出力信号をラッチして選択信号として出力するラッチ回路と、
前記選択信号に基づいて、前記エクステンダ部の相補出力信号のいずれかを選択して出力する選択回路と、
前記選択回路の出力信号と、前記モジュラス信号と、前記エクステンダ部を構成するフリップフロップ回路の出力信号とに基づいて、前記分周比切替え信号を生成する論理回路とから構成され、
前記出力信号とモジュラス信号との位相に基づいて、前記分周比切替え信号の出力タイミングを切替えることを特徴とするプリスケーラ。A frequency division switching unit that divides the input signal while switching the frequency division ratio based on the frequency division ratio switching signal;
An extender for dividing the output signal of the frequency division switching unit by a predetermined frequency division ratio;
A prescaler comprising a switching signal generation unit that generates the division ratio switching signal based on an output signal of the extender unit and a modulus signal,
The switching signal generator is
A latch circuit that latches the output signal of the extender unit based on the modulus signal and outputs it as a selection signal;
A selection circuit that selects and outputs one of the complementary output signals of the extender unit based on the selection signal;
Based on an output signal of the selection circuit, the modulus signal, and an output signal of a flip-flop circuit that constitutes the extender unit, a logic circuit that generates the division ratio switching signal is configured.
A prescaler characterized in that the output timing of the division ratio switching signal is switched based on the phase of the output signal and the modulus signal.

前記ラッチ回路は、前記モジュラス信号をクロック信号として、前記エクステンダ部の出力信号をラッチして出力するフリップフロップ回路で構成したことを特徴とする請求項１記載のプリスケーラ。The latch circuit, the modulus signal as a clock signal, the prescaler according to claim 1, characterized by being configured by a flip-flop circuit that latches and outputs the output signal of the extender unit.

前記選択回路は、前記選択信号に基づいて前記エクステンダ部の相補出力信号のいずれかを選択して出力するマルチプレクサで構成したことを特徴とする請求項１又は２に記載のプリスケーラ。 3. The prescaler according to claim 1, wherein the selection circuit includes a multiplexer that selects and outputs one of complementary output signals of the extender unit based on the selection signal.

前記論理回路は、前記選択回路の出力信号と、前記モジュラス信号と、前記エクステンダ部を構成するフリップフロップ回路の出力信号とが入力されるＯＲ回路で構成したことを特徴とする請求項１乃至３のいずれか１項に記載のプリスケーラ。The logic circuit includes an output signal of the selection circuit, the modulus signal and, according to claim 1 to 3 output signal of the flip-flop circuits constituting the extender unit and is characterized by being configured by an OR circuit input The prescaler according to any one of the above.

基準クロック信号を分周して基準信号を生成する基準分周器と、
前記基準信号と、比較信号との位相を比較する位相比較器と、
位相比較器の出力信号を電圧信号に変換するチャージポンプと、
前記チャージポンプの出力信号を平滑するローパスフィルタと、
前記ローパスフィルタの出力電圧に基づく周波数のパルス信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分周して、前記比較信号として出力する比較分周器と
からなるＰＬＬ回路であって、
前記比較分周器は、
前記電圧制御発振器の出力信号を、モジュラス信号に基づいて、異なる分周比で分周した出力信号を出力するプリスケーラと、
前記プリスケーラの出力信号を分周するメインカウンタと、
前記プリスケーラの出力信号を分周するスワローカウンタと、
前記メインカウンタとスワローカウンタのカウント信号に基づいて、前記モジュラス信号を生成する制御回路と
から構成し、
前記プリスケーラは、
分周比切替え信号に基づいて、分周比を切替えながら入力信号を分周する分周切替え部と、
前記分周切替え部の出力信号を所定の分周比で分周するエクステンダ部と、
前記エクステンダ部の出力信号と、モジュラス信号とに基づいて、前記分周比切替え信号を生成する切替え信号生成部と
から構成し、
前記切替え信号生成部は、
前記モジュラス信号に基づいて前記エクステンダ部の出力信号をラッチして選択信号として出力するラッチ回路と、
前記選択信号に基づいて、前記エクステンダ部の相補出力信号のいずれかを選択して出力する選択回路と、
前記選択回路の出力信号と、前記モジュラス信号と、前記エクステンダ部を構成するフリップフロップ回路の出力信号とに基づいて、前記分周比切替え信号を生成する論理回路とから構成され、
前記出力信号とモジュラス信号との位相に基づいて、前記分周比切替え信号の出力タイミングを切替えることを特徴とするＰＬＬ回路。A reference divider that divides the reference clock signal to generate a reference signal;
A phase comparator for comparing phases of the reference signal and the comparison signal;
A charge pump that converts the output signal of the phase comparator into a voltage signal;
A low-pass filter for smoothing the output signal of the charge pump;
A voltage controlled oscillator that outputs a pulse signal having a frequency based on the output voltage of the low-pass filter;
A PLL circuit comprising a comparison frequency divider that divides the output signal of the voltage controlled oscillator and outputs the divided signal as the comparison signal,
The comparative frequency divider is
A prescaler that outputs an output signal obtained by dividing the output signal of the voltage controlled oscillator by a different division ratio based on a modulus signal;
A main counter that divides the output signal of the prescaler;
A swallow counter that divides the output signal of the prescaler;
On the basis of the main counter and swallow counter count signal, and composed of a control circuit for generating the modular Interview Las signal,
The prescaler is
A frequency division switching unit that divides the input signal while switching the frequency division ratio based on the frequency division ratio switching signal;
An extender for dividing the output signal of the frequency division switching unit by a predetermined frequency division ratio;
Based on the output signal of the extender unit and the modulus signal, the switching signal generation unit configured to generate the division ratio switching signal,
The switching signal generator is
A latch circuit that latches the output signal of the extender unit based on the modulus signal and outputs it as a selection signal;
A selection circuit that selects and outputs one of the complementary output signals of the extender unit based on the selection signal;
Based on an output signal of the selection circuit, the modulus signal, and an output signal of a flip-flop circuit that constitutes the extender unit, a logic circuit that generates the division ratio switching signal is configured.
A PLL circuit, wherein the output timing of the division ratio switching signal is switched based on the phases of the output signal and the modulus signal.