JPS631114A - 構成を変更可能な論理要素 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はコンフィグラブル論理要素（ＣＬＥ：ｃｏｎｆ
　ｉｇｕｒａｂｌｅ　・　ｌｏｇｉｃ−ｅｌｅｍｅｎｔ
）に関し、特にコンフィグラブル組合せ論理要素とコン
フィグラブル記憶要素とコンフィグラブル出力選択論理
回路とを有するコンフィグラブル論理要素に関する。コ
ンフィグラブル記憶要素の出力信号は、コンフィグラブ
ル組合せ論理回路及び出力選択論理 回路両者の入力信号となる。出力選択論理回路の出力信
号は、組合せ論理要素の出力信号と記憶要素の出力信号
とから選択される。本明細書に開示されているコンフィ
グラブル論理要素はマイクロプロセッサに適用するのに
適するもので、コンフィグラブル論理要素の他の機ロヒ
を利用することなくマイクロプロセッサと容易にインタ
ーフェースし得るようにするための付加的な回路を有す
る。

１、νに、本発明に基づくマイクロプロセッサに適用さ
れるのに適するコンフィグラブル論理要素は、マイクロ
プロセッサからのデータを記憶し、コンフィグラブル論
理要素に記憶されたデータを表す信号を供給するための
第２の記憶回路と、コンブイグラプル論理要素の出力信
号のうちの選択されたものの状態をマイクロプロセッサ
が読み取り得るようにするための手段と、コンフィグラ
ブル記憶要素と、記憶回路とを有する。

〈従来の技術〉 同一出願人による特願昭６０−１２１３５７号明細書に
は、同一の集積回路について、それがシステム内に組付
けられた場合であっても、時に応じて複数の論理機能の
任意のものを実現するように、最終的に製造された集積
回路の状態（ｃｏｎｆ　ｉ　（１１１ｒａｔｉｏｎ）を
変更し得る（ｃｏｎｆ　ｉｇｕｒａｂｌｃ）ような構造
が開示されている。これは、複数のコンフィグラブル論
理要素を提供することにより達成され、各コンフィグラ
ブル論理要素は、必要となる目的に応じて複数の論理機
能のいずれをも実現し得るようにその状態を変更するこ
とができる。

コンフィグラブル論理要素とは、複数の論理機能のいず
れをも実現し得るようにチップに記憶された制御ビット
もしくはチップに伝送された制御ビットに応じて作動す
るスイッチにより電気的に相互接続し得る複数のデバイ
スの組合せを意味する。前記特許出願明細書中に開示さ
れているコンフィグラブル論理要素は、例えば、ＡＮＤ
ゲート、フリップフロップ、インバータ、ＮＯＲゲート
、エクスクル−シブＯＲゲート及び更に複雑な機能を実
現するべくこれらの基礎的機能を組合せてなるものなど
により提供される１個又は複数の機能を提供するために
必要なすべてあ回路要素を備えている。コンフィグラブ
ル論理要素により達成されるべき特定の機能は、制御論
理回路からコンフィグラブル論理要素に供給される制御
信号により定められる。この制御信号に応じて、コンフ
ィグラブル論理要素は、Ａ　Ｎ　Ｄゲート、ＯＲゲート
、ＮＯＲゲー１へ、ＮＡＮＤゲート、エクスクル−シブ
ＯＲゲートその他複数の論理機能のいずれかを、その物
理的構造を変化させることなく実現することができる。

コンフィグラブル論理要素により実現されるべきこのよ
うな複数の機能の任意のものを実現し得るような構造が
チップ上に形成される。これは、コンフィグラブル論理
要素の状態を制御するような制御信号を記憶及び発生す
る制御論理回路を準備することにより可能となる。

成る実施例に於ては、制御信号が、コンフィグラブル論
理要素を含む集積回路チップの一部として一体的に形成
された制御論理回路により記憶及び伝送される。しかし
ながら、必要に応じて、制御信号をコンフィグラブル論
理要素が形成されている集積回路の外部に於いて記憶及
び又は生成されるようにし、これをコンフィグラブル論
理要素のピンに伝送されるようにすることもできる。

−ｆｆｉに、コントロールビットとしての特定の組の制
御信号が、コンフィグラブル論理要素の状態を制御する
べく、制御論理回路からコンフィグラブル論理要素に伝
送される。集積回路チップ上のコンフィグラブル論理要
素に供給されるべき実際の制御ビットの組の内容は、チ
ップ上のコンフィグラブル論理要素により実現されるべ
き機能に依存する。

〈発明が解決しようとする問題点〉 本出願人に譲渡された米国特許出願第７０６゜４２９号
明細書（特開昭６１−２２４５２０号）には、コンフィ
グラブル組合せ論理要素と、コンフィグラブル記憶要素
とコンフィグラブル出力選択論理回路とを有する汎用性
の高いコンフィグラブル論理要素が開示されている。コ
ンフィグラブル記憶要素の出力信号は、コンフィグラブ
ル組合せ論理回路及び出力選択論理回路の両者に対する
入力信号を供給する。しかしながら、マイクロプロセッ
サからのデータ信号がコンフィグラブル論理要素に記憶
された場合、コンフィグラブル記憶要素が、コンフィグ
ラブル組合せ論理要素からの他の出力信号を受は収るた
めに利用できなくなるなどの問題により、このコンフィ
グラブル論理要素はマイクロプロセッサと容易に通信す
ることができないという問題がある。しかも、このよう
なコンフィグラブル論理要素のアレイとマイクロプロセ
ッサとの間の通信のためには、アレイの汎用性を損うよ
うな、コンフィグラブル論理要素アレイのための総合的
相互接続構造を用いることが必要となる。

〈問題点を解決するための手段〉 本発明に基づく、マイクロプロセッサに適用されるのに
適するコンフィグラブル論理要素は、その実現可能な機
能の選択に際して、米国特許出願第７０６，４２９号明
細書に開示されたコンフィグラブル論理要素の高度な多
様性を備えるものである。

本発明に基づく、マイクロプロセッサに適用するのに適
するコンフィグラブル論理要素は、それぞれコントロー
ルビットにより状態設定可能にされた第１の記憶要素と
、出力選択論理回路と、組合せ論理要素とを有する。記
憶要素からの選択されたフィードバック信号及びコンフ
ィグラブル論理要素に供給される選択入力信号は組合せ
論理要素の入力信号となる。組合せ論理要素の出力信号
及びコンフィグラブル論理要素への入力信号は状態設定
可能な記憶要素ｌ＼の入力信号となる。出力選択論理回
路は、組合せ論理要素及び記憶要素の出力信号から選択
された出力信号を供給する。

本発明に基づくコンフィグラブル論理要素は、コンフィ
グラブル論理要素の他の機能を利用することなくマイク
ロプロセッサに容易にインターフェースし得るようにす
るための付加的な回路を有する。特に、本発明に基づく
コンフィグラブル論理要素は、双方向データバスと、マ
イクロプロセッサにより書込まれるデータを記憶し、か
つ記憶された信号を、組合せ論理要素及び該組合せ論理
要素の出力信号から選ばれたもののスティタスをマイク
ロプロセッサが読み得るようにするための手段に供給す
るための第２の記憶回路と、状態設定可能な記憶要素と
を有する。

〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。

第１図はコンフィグラブル論理要素により実現し得る論
理機能を示すもので、第１図に示された２８個の機能は
、単に例示のために列挙されたもので、所望に応じて列
挙されていない機能をもコンフィグラブル論理要素によ
り実現することも可丁ｊ旨て′ある。

（以下余白） 第１表　　　　　　　　　１６ ＴＬＵ　　ＬＪ Ｉ　　　　ＡＮＤＮＯゲート ２　　　　ＮＡＮＤゲート ３　　　反転入力を有するＡＮＤゲート１８４　　　反
転入力を有するＮＡＮＤゲート５　　　０Ｒゲート１９ ６　　　　ＮＯＲゲート １　　　エクスクル−シブＯＲゲート２０８　　　エク
スクル−シブＮＯＲゲート９　　３人力ＡＮＤゲート　
　　　　　　　　　　２１１０　　　３人力ＮＡＮＤゲ
ート　　　　　　　　　２２１１　　３人力ＯＲゲート
２３ １２　　３人力ＮＯＲゲート １３　　　　ＡＮＤゲートを有する１つの入力を有　　
２４するＯＲゲー１〜　　　　　　　　　　　２５１４
　　　　ＡＮＤゲートを有する１つの入力を有するＮＯ
Ｒゲート　　　　　　　　　　　　２６１５　　　０Ｒ
ゲートを有する１つの入力を有するＡＮＤゲート　　　
　　　　　　　　　２７ＯＲゲートを有する１つの入力
を有す るＮＡＮＤゲート １つの反転入力を有する３人力ＡＮＤ ゲート １つの反転入力を有する３人力ＮＡＮ Ｄゲート １つの反転入力を有する３人力ＯＲゲ ート １つの反転入力を有する３人力ＮＯＲ ゲート ２者択一人力のマルチプレクサ ２者択一反転入力のマルチプレクサ リセットを有する“Ｄ”フリップフロ ップ セットリセットラッチ リセット及び反転出力を有する“Ｄ” フリップフロップ リセット及び反転出力を有するセット リセットラッチ セットを有するＩＩ　Ｄ　Ｉ＋フリップフロッ２８　　
　　セット及び反転出力を有する゛′Ｄパフリップフロ
ップ （以下余白） 図は、２つの変数Ａ及びＢについてのすべての有用な基
本的機能を実現し得る１つの態様の内部論理横這を示す
。この機能は、制御リードＣ０５ＣＯ１Ｃ２、Ｃ２１１
０，に加えられた状態制御信号Ｃｏ、７７０、Ｃ２、Ｃ
２１１９，により選択される。本実施例の場合、すべて
の制御リードは、Ｎチャンネルエンハンスメントモード
パストランジスタのゲートに接続されている。第２図に
示された構造によりＡＮＤゲートの機能を実現するなめ
には、ＮチャンネルＮハンスメントモードパストランジ
スタ２９ｃおよび２９ｄのゲートに接続された状態制御
リードＣ１及びＣＯにハイレベル信号を加えることによ
りパストランジスタ２９ｃ及び２９ｄを導通させ、符号
Ａ及びＢが付された入力リードをインバータ２１及び２
２の前後端に亘ってシャントする。

ローレベル信号が状態制御リード’ＧＯ及びＣ１に加え
られ、インバータ２１及び２２の出力信号をＡ　Ｎ　Ｄ
ゲート２５から遮断する。更に、リードＣ５のハイレベ
ル信号がＡＮＤＮＯゲートに加えられ、このＡＮＤゲー
ト２５をイネーブルさせる。

このようにして、３人力ＡＮＤゲート２５が、信号Ａ及
びＢに対して２人力ＡＮＤゲートとして機能するように
なる。ＡＮＤゲート２５の出力信号は、ＮＯＲゲート２
６の入力信号を提供する。ＮＯＲゲート２６に加えられ
る第２の入力信号は、Ａ　Ｎ　Ｄグー１〜２４の出力信
号から得られる。ＡＮＤゲート２４の出力信号は、状態
制御リードＣ４に論理０信号を加えることにより論理０
状態に保持される。制御信号Ｃ２及びＣ３は、どのレベ
ルにあっても良いものであって、これらの信号がハイ及
びローのいずれであってもＡＮＤゲート２４の出力信号
に対して影響を与えない。ＡＮＤゲート２４の出力信号
が論理０であり、ＮＯＲゲート２６への３状態制御リー
ド号が論理Ｏであるため、ＡＮＤゲート２５、ＡＮＤゲ
ート２４及びＮＯＲゲート２６が互いに共同して、入力
信号Ａ及びＢに対して１つのＮＡＮＤゲートとして機能
することが容易に理解されよう。ＮＯＲゲート２７に加
えられる３状態制御信号が（リセット時を除いて）論理
０であるため、ＮＯＲゲート２７は、ＮＯＲゲー１へ２
６の出力信号に対してインバータとして機能する。ＮＯ
Ｒゲート２６の出力信号は、Ｎチャンネル１−ランジス
タ２９Ａのゲートに加えられる。このトランジスタ２９
Ａのソースは接地され、そのドレーンは出力リード２８
に接続されている。

そして、ＮＯＲゲート２６の出力信号は、Ｎチャンネル
トランジスタ２９ｂのゲートに加えらる。

トランジスタ２９ｂのソースは、電源に接続され、この
トランジスタのドレーンは、出力リード２８及びＮチャ
ンネルトランジスタ２９ａのドレーンに接続されている
。従って、トランジスタ２９ａ及び２９ｂは、ＮＯＲゲ
ート２６の出力信号に対してインバータとして機能する
。このように、上記したような状態に形成された第２図
の構造は、信号Ａ及びＢに対してＡＮＤゲートとして機
能する。このような要領にて、状態制御リードＣＯ〜Ｃ
５に適切な制御信号を加え、該構造内の適切なパストラ
ンジスタ及びゲートを作動させることにより他の論理機
能を実現することができる。

第３Ａ図は、入力信号の１６通りの組合せのいずれに対
してもある出力信号を発生し得るような１６ビツトＲＡ
Ｍを示す。入力信号Ａ及びＢは、Ｘデコーダを制御する
ことにより、１６ビツトＲＡＭ内の４つのコラムのいず
れかを選択する。入力信号Ｃ及びＤは、Ｘデコーダを制
御し、１６ビツトＲＡＭの４つのローのいずれか１つを
選択する。このようにして、１６ビツトＲＡＭは、選択
されたロー及びコラムの交点のビットに対応する出力信
号を発生する。このような交点が１６個あり、従って１
６種のビットを発生することができる。１６ビツトによ
り表される機能の組合せとして２＊＊１６（２１６）通
りが可能である。従って、Ｒ，ＡＭ内の１６ビツトによ
りＮＯＲゲートがシミュレートされる場合、ＲＡＭのた
めのカルノーマツプは第３図に示されるようなものとな
る。

第３Ｃ図に於て、第１のロー（Ａ−０及びＢ−〇を表す
）及び第１のコラム（Ｃ＝０及びＤ＝０を示ず）の交点
のビットを除いてすべてのビットが０である。１６ビツ
トＲＡＭによりごく希に用いられる機能を実現したい場
合（例えば、Ａ＝１、Ｂ＝Ｏ１Ｃ＝Ｏ及びＤ＝Ｏに対し
て入力信号「１」）を得たい場合、第２のロー及び第１
のコラムの交点にバイナリ「１」が記憶される。Ａ＝Ｏ
１Ｂ＝０、Ｃ−０及びＤ＝Ｏの時及びＡ＝１、Ｂ＝Ｏ１
Ｃ＝０及びＤ＝Ｏの時のいずれにあってもバイナリ「１
」が得られるようにしたい場合、バイナリ「１」が、第
１のコラムの第１のロー及び第２のローとの交点に記憶
される。このようなＲＡＭの記憶状態に対応する論理回
路が第３Ｄ図に示されている。このように、第３Ａ図の
ＲＡ　Ｍは、２＊＊１６通りの論理機能のいずれをも旨
くしかも単純に表すことができる。

第３Ｂ図は、１６個のセレクトピッｌ〜のいずれをも生
成し得るような別のｊｖＩ造を示す。「１６セレクトビ
ツト」というラベルが付された左側の垂直コラムのレジ
スタＯ〜１５はそれぞれバイナリ「１」又は「０」から
なる選択された信号を有する。ＡｙＢ、Ｃ及びＤの適切
な組合せを選択することにより、１６セレクトビツトレ
ジスタの１６個の位置の成る位置に記憶されている成る
ビットが出力リードに伝送される。例えば、「１」レジ
スタのビットを出力リードに伝送する場合、信号Ａ、Ｂ
、Ｃ及びＤが、そのようなラベルが付されたリードに加
えられる。１６セレク１−ビットレジスタの１６個の位
置の内「１５」というラベルが付された信号を出力リー
ドに伝送する場合、信号Ａ、Ｂ、Ｃ１及びＤが適切なコ
ラムに加えられる。

このようにして、このｍ遣を用いて、２＊＊”Ｌ６個の
論理機能のいずれをも実現することができる。

第４Ａ図は、９個のコンフィグラブル論理要素を有する
コンフィグラブル論理アレイ（ＣＬＡ）を示す。第４Ａ
図に示されているように、９つのコンフィグラブル論理
要素４０−１〜４０−９のそれぞれが、複数の入力リー
ドと１つ又は複数の出力リードとを有する。各入力リー
ドは、選択された一般相互接続リードを入力リードに接
続する複数のアクセスジャンクションを有する。第４Ａ
図に於ては、コンフィグラブル論理要素４〇−７の入力
リード２のアクセスジャンクションにはＡ１−Ａ４とい
うラベルが付されている。他の入力リードのためのアク
セスジャンクションは、図示されているのみで、図面の
繁雑化を避けるために格別ラベルが付されていない。同
様に、各コンフィグラブル論理要素の各出力リードは、
当該出力リードを一般相互接続リードの対応するものに
接続する複数のアクセスジャンクションを有する。第４
Ａ図に於て、これらのアクセスジャンクションが、各コ
ンフィグラブル論理要素の各出力リードについて図示さ
れている。コンフィグラブル論理要素４０−７の出力リ
ードのためのアクセスジャンクションには８１〜Ｂ５と
いうラベルが付されている。入力リード及び出力リード
のいずれでもない第４Ａ図に示されているリードは、−
般的相互接続リードと呼ばれるもので、入力リード及び
出力リードのためのアクセスジャンクションでない第４
Ａ図に示されているジャンクションは、−般的相互接続
ジャンクシシンと呼ばれるものである。

第４Ａ図に示されているように、ブロクグラマプルアク
セスジャンクション及び、−般的相互接続リード及び種
々のリードを他のリードに接続するプログラマブル−般
相互接続ジャンクションを有する一般相互接続梧遣と共
に９つの論理要素が集積回路チップ上に集積されている
。−般相互接続格造は、１組の一般相互接続リード及び
プログラマブルジャンクションを有し、プログラマブル
ジャンクションは、−般相互接続暢遣内の各−般相互接
続リードについて特定の一般相互接続り一部を一般相互
接続構造内の１つ又は複数のリードに接続する一般相互
接続ジャンクションを支配するプログラムが存在するよ
うな特性を有する一般相互接続リードを相互接続する。

更に、コンフィグラブル論理アレイ内の任意のコンフィ
グラブル論理要素の特定の出力リードについてそしてコ
ンフィグラブル論理アレイ内の任意のコンフィグラブル
論理要素の特定の入力リードについて、前記した特定の
出力リードが前記した特定の入力リードに接続されるよ
うな当該ジャンクションを支配するプログラムが存在す
る。特定の出力リードから特定の入力リードに至る導電
路は、常に２つのアクセスジャンクション及び−般相互
接続リードの少なくとも一部を含む。例えば、コンフィ
グラブル論理要素４０−８の出力リードからコンフィグ
ラブル論理要素４０−７の第２の入力リードに至る導電
路は、アクセスジャンクションＡ７及びＢ７及び−般相
互接続リードの部分Ｐを有する。

−般に、１つのコンフィグラブル論理要素の出力リード
から他のコンフィグラブル論理要素の入力リードに至る
導電路は、更に１つ又は複数の一般相互接続ジャンクシ
ョンを含む。

論理要素４０−１〜４０−９のそれぞれは、第２図に示
されたような回路又は複数の論理機能のいずれをも実現
し得るような第２図に示されたような状態をとり得る同
様の構造を有する回路の集合からなる。この回路をプロ
グラムするためには（コンフィグラブル相互接続スイッ
チ及びコンフィグラブル論理要素の両者をプログラムす
るためには）、コンフィグラブル制御入力リードとして
特定される入力リードに、選択された信号を加えること
により、論理要素のそれぞれに所望の論理機能を実現さ
せ、所望に応じて論理要素を相互接続する。第４Ａ図に
於て、状態制御信号の為の入力リードとしてのリードが
特に特定されていない。

しかしながら、このリードとして、任意のＩ１０パッド
を用いることができる。

状態制御ビットは、第５図に示されているプログラム用
レジスタに通常記憶されている種々の設計条件に応じて
直列又は並列にコンフィグラブル論理アレイに入力され
る。或いは、状態制御ピッｌ〜をチップ上のメモリーに
記憶しておいても良い。

更に、特にプログラム用のレジスタに状態制御信号を伝
送するために用いられるような入力クロック信号のため
に別のＩ１０パッドを用いると良い。

第４Ａ図に示されたコンフィグラブル論理アレイの状態
が定められた時、論理要素４０−１〜４０−９の選択さ
れた出力信号が選択されたＩ１０パッドに供給される。

第４Ｂ図は第４Ａ図に用いられたジャンクションのシン
ボルの意味を示す。

上記したようなコンフィグラブル論理アレイは、同一機
能を果す固定状態式の回路に比較して、チップ上の領域
の有効利用の観点から見て比較的効率が悪い。このコン
フィグラブル論理アレイによる回路の利点は、ユーザが
プログラム可詣であって、必要に応じて再プログラムも
できる点にある。

１種のチップをストックしておけば良い。プログラムに
誤りが発見された場合には、ユーザがチップを比較的容
易に再プログラムすることができる。

従来形式のチップであれば、プログラムに誤りが発見さ
れた場合には、チップを廃棄しなければならなかった。

チップ製造者がプログラムをチップに組込むことに起因
する開発及び製造サイクルの遅れを防止することができ
る。チップを、販売後にユーザの必要に応じて状態設定
されるような汎用性の高い標準的な製品として製造する
ことができる。

論理要素４０−１　（第４Ａ図）などの論理要素の状態
を定めるために、例えば第２図に示されたようなリード
ＣＯ〜Ｃうなどの状態制御リードに成る数のビットを供
給しなければならない。このために、例えば、シフトレ
ジスタが、各コンフィグラブル論理要素の一部として用
いられる。第５図は、このような目的に用いることので
きるシフトレジスタを示す。第５Ａ図のシフトレジスタ
は２つの基本的な記憶セルを有する。各記憶セルは、１
ビツトの情報を記憶することができる。云うまでもなく
、実際のシフトレジスタは、それが−部を成す論理要素
の状態を定めるなめに必要な数の記憶セルを有するもの
であって良い。実際の作動に際して、入力信号が入力リ
ード５８に加えられる。

第６Ｄ図に示されているように、この入力信号は、所望
の論理機能を実現するコンフィグラブル論理要素、アク
セスジャンクション又は後記する一般相互接続リード間
の一般相互接続ジャンクションの状態を定めるために状
態制御ビ・・Ｉトとしてシフトレジスタに供給されるべ
きビット列を有する。このようにして、入力リード５８
に加えられる一連のパルスは、シフトレジスタの記憶セ
ルに記憶された場合に、所望の５能及び又は相互接続状
態を適切な要領にて達成するような状態制御ビットを生
成する。例えば、第２図の回路をＡＮＤゲートを形成す
るようにその状態を定める場合、パルスＣ０１Ｃ１、Ｃ
２、Ｃ３、Ｃ４及びＣ５は１．１、Ｘ、Ｘ、０及び１に
より表される。

入力リード５８に加えられるパルス列は、リード５７及
び５９にそれぞれ加えられるクロックパルスΦ１及びΦ
２に同期している。従って、作動の初期段階に於て、ク
ロックパルスΦ１がハイとなり（第６Ａ図）、クロック
パルスΦ２がローとなるとく第６Ｂ図）、ホールド信号
（第６Ｃ図）が、シフト中にローとなり、直列接続され
たシフトレジスタの記憶セル５−１．５−２などを通過
するデータの流れが容易化される。

パターンｒｏ１０１０Ｊをシフ１ヘレジスタ内にシフト
する場合、以下の動作が行われる。即ち、クロック周期
ｔ１の第１の略半周期の間リード５８上の入力信号がロ
ーとなる。インバータ５１−１の出力信号０１は、入力
信号がローレベルとなり、Φ１かハイレベルとなるのに
応答してパストランジスタ５０−１をイネーブルする。

第１のクロック周期ｔ１が成る時間経過すると、クロッ
ク信号Φ１がローとなり（第６Ａ図）、クロック信号Φ
２がその直後にハイとなり（第６Ｂ図）、パストランジ
スタ５５−１をイネーブルする。このようにして、ハイ
レベル出力信号０１が、イネーブルされたパストランジ
スタ５５−１を介してインバータ５２−１の入力リード
に伝送され、インバータ５２−１の出力リード上にロー
レベル出力信号Ｑ１を発生させる。

このようにして、周期ｔ１の最後の段階に於ては、イン
バータ５２−１からの出力信号Ｑｌｌ第６Ｆ図）がロー
レベルとなる。第２のセル内のインバータ５１−２及び
５２−２からの出力信号０２及びＱ２は、これらのイン
バータの信号を既知の状態に変更するための既知信号が
第２の記憶セル５−２に伝送されていないため、依然不
確定の状態にある。

第２の周期（第６Ａ図に符号ｔ２により示される）の初
期の段階に於て、Φ１はハイとなり（第６Ａ図）、Φ２
は、周期ｔ１が終了する前に既にローとなっていること
から、ローとなっている（第６Ｂ図）。入力信号（第６
Ｄ図〉は、バイナリ「１」を表すハイレベルに上昇して
おり、従ってインバータ５１−１の出力信号０１がロー
レベルとなっている。インバータ５２−１の出力信号Ｑ
１は、パストランジスタ５５−１がローレベルであるΦ
２信号により遮断されているため、依然ローの状態にあ
る。第２の周期に於てある時間が経過した後、先ずΦ１
がローとなり、短時間の後にΦ２がハイとなる。この時
、出力信号０１は、パストランジスタ５５−１を経てイ
ンバータ５２−１に伝送され、インバータ５２−１から
の出力信号Ｑ１をハイレベルに押−ヒげろ。

Ｑｌがハイレベルであってパストランジスタ５３−２を
イネーブルした時に、Ｑｌの前回のローレベル信号がイ
ンバータ５１−２の出力信号０２をハイレベルに押上げ
てあり、パストランジスタ５５−２をイネーブルするべ
く周期ｔ２の後半に於てΦ２がローレベルからハイレベ
ルに変化することにより、インバータ５２−２からの出
力信号Ｑ２がローレベルに押下げられる。このようにし
て、リード５８の入力信号（第６Ｄ図）が、シフトレジ
スタ内の各記憶セル５−１．５−２．５−３などへと伝
送される。

所望の情報がシフトレジスタに伝送されると、ホールド
信号（第６Ｃ図）がイネーブルされ（即ちハイレベルに
押上げられ）、インバータ５２の出力リードからのフィ
ードバックリード５０−１．５０−２．５０−３などを
インバータ５１の入力リードに接続し、情報を各セル内
に半永久的にホールドする。実際の作動に際して、特定
のセル、例えば５−１に記憶された信号は、状態制御回
路又は相互接続パスデバイスに接続される。

シフトレジスタの出カイ言号Ｑｌ、’０１．Ｑ２．０２
などは、論理要素の（状態）制御入力又は−般相互接続
ジャンクションのパスデバイスに直接接続されている。

Φ１がローの時、Φ１及びホールド信号をハイに押上げ
、データを半永久的にホールドすることができる。Φ１
及びΦ２をハイとし、ホールドをローとすることにより
、シフＩ・レジスタの入力をセット又はクリアすること
によりシフトレジスタ全体をセット又はクリアすること
ができる。この信号がシフトレジスタの全体に及び、各
レジスタをクリアするためにある一定のセット／リセッ
ト時間が必要となる。言うまでもなく、この時間は、シ
フトレジスタの全長に依存する。

シフトレジスタは、その動的過程にあっては、シフＩ〜
される情報を、シフトレジスタのインバータ５１−１．
５２−１．５１−２．５２−２などを有する（第５図に
示されていないが公知の）トランジスタのゲートの電荷
として記憶するようにして作動する。これらのインバー
タは公知型式のものであって、その詳細な説明を省略す
る。ダイナミックシフトレジスタは、６個のトランジス
タを用い、従ってその必要とする画情が小さいたｙ）、
ダイナミックシフ１へレジスタを用いることに意味があ
る。ダイナミックシフトレジスタは、１つの１〜ランジ
スタを付加するのみによりスタチックラッチに変更され
る。従って、ダイナミックシフトレジスタ（スタチック
ラッチ）は、回路を大幅に複雑化することなく、また半
導体の面積を多く必要とすることなく、コンフィグラブ
ル論理要素の一部として容易に製造することができる。

ホールド信号が存在することから、またシフトレジスタ
をホールドすることによりデータが自動的にリフレッシ
ュされることから、ダイナミックシフトレジスタはスタ
チックラッチとなることができる。

従って、別個のリフレッシュ回路が不必要となる。

上記から、ダイナミックシフ１へレジスタ（スタチック
ラッチ）は、−旦ホールド状態にラッチされればリフレ
ッシュされる必要がないことが理解出来よう。これは、
例えばリード５０−１を含むフィードバック回路及び記
憶セル５−１のパストランジスタ５４−１を用いること
により達成することができる。

第７図は、コンフィグラブル組合せ論理回路１００、コ
ンフィグラブル記憶回路１２０及びコンフィグラブル出
力セレクト論理回路１４０を有する本発明に基づくコン
フィグラブル論理要素９つを示すブロック図である。組
合せ論理回路１００は、コンフィグラブル論理要素９つ
に加えられるＮ個のバイナリ入力信号及び記憶回路１２
０からのＭ個のバイナリフィードバック信号を受ける。

組合せ論理回路１００は、複数の状■に定める（Ｃｏｎ
ｆ　ｉ　ｇｕｒｅ）することができる。各状態は、組合
せ論理回路への入力信号の１つ又は複数の選択された部
分集合としての１つ又は複数の選択された組合せ論理機
能を実現することができる。組合せ論理回路１００の状
態が変更可能であるため、異なる複数の機能を実現する
ために用いることができる。しかも、２つ以上の機能を
同時に実現し、これらをコンフィグラブル論理要素１０
０の異なる出力リードに出現させることがて′きる。

詳しく言うと、組合せ論理口ｆｆ４１００は、Ｍ＋Ｎ個
のバイナリ入力信号からに個（Ｋ≦Ｍ　＋　Ｎ　）のバ
イナリ入力信号を選択する。組合せ論理回路１００は、
組合せ論理回路１００が第１の組の機能を実現するよう
な第１の組の値を少なくとも含むような第１の組の制御
信号の複数の組の値及び第２の組の機能を実現するよう
な第２の組の値を少なくとも含むような第１の組の制御
信号の複数の組の値に応答する。そして各機能は、前記
したに個のバイナリ信号の部分集合の関数であり、第１
の組の機能は、第２の機能の組と等しくない。

成る実施例に於ては、組合せ論理回路１００は、Ｉく個
のバイナリ信号の関数としての２＊＊　（２＊・ｋＫ）
＜２２　　＞個のバイナリ値の１つを選択するような第
１の状態と、Ｋ個の選択されたバイナリ入力信号の第１
の選択されたに一１個の入力信号の関数として２＊＊　
［２＊＊　（Ｋ−１＞］　　（即（Ｋ−１） ち　２　　　）個の値の１つを選択しかつに個の選択さ
れたバイナリ入力信号から選ばれた第２のに一１個の入
力信号の関数としての２＊＊　［２＊＊（Ｋ−１＞］個
のバイナリ値の１つを選択するような第２の状態とを有
する。（第２の組のに一１個の信号は、第１のに一１個
の信号と必ずしも異なるものである必要はない。）この
ような組合せ論理回路１００の作動の要領は、後記する
第８図の実施例を参照することにより一層容易に理解さ
れよう。

記憶回路１２０もその状態を変更可能であって、その状
態に応じて、例えばセット及びリセットを有する透明な
ラッチ回路、セット及びリセットを有するＤフリップフ
ロ、ツブ回路、エツジ検出回路、シフトレジスタの１つ
のステージ、カウンターの１つのステージなどであって
良い１つ又は複数の記憶要素を実現するようにプログラ
ムすることができる。コンフィグラブル記憶回路１２０
は、バス１６１上の組合せ論理回路１００からの出力信
号及び入力バス１６０上の組合せ論理回路のＮ個の入力
信号から選択された信号及びクロック信号を受ける。出
力選択論理回路１４０は、組合せ論理要素及び記憶回路
の出力信号から選ばれた信号としての出力信号を供給す
るようにその状態が定められる。

第８図は、第９図に示されたコンフィグラブル論理要素
の一実施例を示す。第８図に於て、コンフィグラブル論
理要素９つの４つの入力信号がＡ、Ｂ、Ｃ及びＤ（即ち
Ｎ＝４）として示されている。

記・臆回路１２０がスイッチ１０７に１つのフィードバ
ック信号Ｑを供給するのみであるなめ、Ｍ＝１である。

第８図に於て、信号Ａ、Ｂ及びＣ及びＤ又はＱが、５つ
の信号Ａ、Ｂ、Ｃ，Ｄ及びＱから選択されるため、Ｋ＝
４である。組合せ論理回路要素１００はコンフィグラブ
ルスイッチ１０１〜１０７．１１３．１１４．８ビット
ＲＡＭ１０８及び１０９．１−８選択論理回路１１０．
１１１、マルチプレクサ１１２及び、スイッチ１１３及
び１１４に対する状態制御リード１１５を有する。各コ
ンフィグラブルスイッチは、前記したようにリード（リ
ード１１５以外は図示省略されている）上の図示されな
いプログラム用レジスタからの制御ビットによりその状
態が定められる。スイッチ１０１は、その出力信号とし
て信号Ａを供給するように、又は、その出力信号として
信号Ｂを供給するようにその状態を定めることができる
。

同様にして、スイッチ１０２〜１０７は、その出力信号
としてその２つの入力信号から選ばれた一方を供給する
ようにその状態を定めることができる。

従って、例えば、状態制御ビットとして成る選択を行っ
た場合、スイッチ１０７は信号りを供給し、バイナリ信
号Ａ、Ｃ及びＤが、１−８選択論理四Ｂ１１０及び１−
８選択論理回路１１１に対してスイッチ１０１〜１０３
．１０４〜１０７を介して供給される。バイナリ信号Ａ
、Ｃ及びＤの８つの可能な組合せのそれぞれについて選
択論理回路１１０は、ＲＡＭ　１０８内の異なる記憶要
素を選択し、選択された位置に記憶されたビットを出力
する。１−８選択論理回Ｂ１１１は、８ビットＲＡＭ　
１０９に対して同様の動作を行う。マルチプレクサ１１
２は、信号Ｂの状態に応じて、ｊｘ択論理回路１１０か
らの出力信号又は選択論理回路１１１からの出力信号を
供給する。この状態に於ては、リード１１５に加えられ
た制御ビットにより、スイッチ１１３及び１１４が、マ
ルチプレクサ１１２からの出力信号を組合せ論理要素１
００の出力リードＦ１及びＦ２に同時に伝送するように
なる。２つの８ビットＲＡＭ１０８及び１０９は、バイ
ナリビットにより２＊＊１６通りの異なる状態にプログ
ラム可能である。８ビットＲＡＭにプログラムされた状
態に応じて、４つのバイナリ変数Ａ、Ｂ、Ｃ及びＤにつ
いて２＊＊１６＝２＊＊　（２＊＊４）通りの可能な論
理機能のいずれか１つをコンフィグラブル論理要素１０
０により実現し得るようになる。この場合に＝４であり
、論理機能は、バイナリ値を有するバイナリ変数の関数
からなる。

状態制御ビットの別の組合せを選択した場合、スイッチ
１０７が、記憶回路１２０からのフィードバック信号９
を供給し、スイッチ１０１〜１０３及び１０４〜１０７
．１１３．１１４の状態は前記と同様である。コンフィ
グラブル論理要素１００は、２つの８ビツトＲＡｉＶ１
１０８及び１０９の各プログラム状態について４つのバ
イナリ変数Ａ、Ｂ、Ｃ及びＱに於ける２＊＊１６＝２ネ
＊（２＊　＊　４　）通りの可能な論理機能のいずれか
１つを実現する。この場合もに＝４である。

更に異なる状態制御ビットを選択した場合、スイッチ１
０１〜１０３は、信号Ａ、Ｃ及びＱを供給し、スイッチ
１０４〜１０６は信号Ｂ、Ｃ及びＱを供給し、リード１
１５に加えられた制御信号が、スイッチ１１３及び１１
４を切替ることにより、リードＦ２に選択回路１１０の
出力信号をそしてリードＦ１に選択回路１１１の出力信
号をそれぞれ供給する。このようにして、リードＦ１上
に、８ビットＲＡＭ１０８の２＊＊８＝２＊＊（２＊＊
３）通りのプログラム状態のそれぞれについて３つのバ
イナリ変数Ａ、Ｃ及びＱについての２＊＊８＝２＊＊　
（２＊＊３）通りの論理機能のいずれかを実現し、リー
ドＦ２上にて、ＲＡ　Ｍ２Ｏ３の２＊＊８通りのプログ
ラム状態のそれぞれについて３つのバイナリ変数Ｂ、Ｃ
及びＱの２＊　＊　３　＝　２　＊　＊　（２＊　＊　
３　）通りの論理機能のいずれかを実現する。

一般に、４つの変数Ａ、Ｂ、Ｃ及びＤ／Ｑから３つの変
数を第１の選択と１．て選択し、４つの変数Ａ、Ｂ、Ｃ
及びＤ／Ｑから３つの変数を第２の選択として選択する
場合について、８ビットＲＡＭ１０８の２＊＊８通りの
可能なプログラム状態のそれぞれについてリードＦ２上
に第１の選択として選ばれた３つの変数の２＊＊　（２
＊＊３）通りの論理機能を実現し、かつＲＡＭ１０９の
２＊＊８通りの可能なプログラム状態のそれぞれについ
て出力リードＦ１上に第２の選択として選ばれた３つの
変数の２＊＊　＜２＊＊３）通りの論理機能のいずれか
を実現するようなコンフィグラブル論理要素１００の状
態がそれぞれ存在する。

図示されない別の実施例に於ては、変数Ａ、Ｂ、Ｃ及び
Ｄ／Ｑから選ばれた２つの変数についての任意の４つの
バイナリ関数がコンフィグラブル論理要素の４つの追加
の出力リードに実現するべく各８ビツトＲＡ　Ｍに２つ
の１−４選択論理回路を追加するように各８ビツトＲＡ
Ｍを再分割するようにしている。同様にして、図示され
ない別の実施例に於ては、３２ビットＲＡＭ、信号Ａ、
Ｂ、Ｃ及びＤ、及びフィードバック信号Ｑがすべて、３
２ビットＲＡＭの各プログラム状態に対応するような２
＊＊（２＊＊５）通りのバイナリ関数のいずれか１つを
実現するような状態を可能にするために用いられる。（
この場合Ｎ＝４、Ｍ＝１及びに＝５となる）。別の図示
されない状態にあっては、Ｎ＝４、Ｍ＝１及びに＝５で
あって、変数Ａ、Ｂ及びＣについての第１のバイナリ関
数、変数Ｂ、Ｃ及びＤについての第２のバイナリ関数Ｆ
２、及び変数Ｂ、Ｃ，Ｄ及びＱについての第３のバイナ
リ関数Ｆ３が実現される。ここで重要なことは、 ＫＭ　　　Ｋ２−　　　Ｋ３−　　　Ｋ２　　　　＋２
　　　　＋２　　　　＝２（但し、Ｋｉ−は、ｉ＝１．
２．３について関数Ｆｉの変数の数である。）という関
係が成立することである。

再び第８図に於て、重要なことは、コンフィグラブルス
イッチ１０１．１０２及び１０３が、これらの入力信号
の部分集合を選択し、入力信号の部分集合を、回路１１
０の選択された入力リードに１対１の対応を以て供給す
る点にある。例えば、状態制御信号の１つの値の組に応
じて、コンフィグラブルスイッチ１０１．１０２及び１
０２が、信号Ａをリード１１０−３に、信号Ｂをリード
１１０−２に、そして信号Ｃをリード１１０−１に供給
する。

リードＦ１及びＦ２上の出力信号は、コンフィグラブル
記憶回路１２０に対する入力信号である。

信号Ａ、Ｃ及びＤは、記憶回路１２０の入力信号でもあ
る。コンフィグラブル記憶回路１２０は、プログラマブ
ルスイッチ１２２．１２３．１２６〜１２８、エクスク
ル−シブＯＲゲート１２４．１２９及び１３０、ＡＮＤ
ゲート１２５．１３１及び１３２、及び記憶要素１２１
を有する。記憶要素１２１は、それぞれＳ、Ｒ，Ｄ及び
Ｃｋにより示されるセラ１へ、リセット、データ及びク
ロック入力リードを有すると共に、出力リードＱｌ”Ｆ
及びＱＬＡを有する。

スイッチ１２３．１２６〜１２８は、それぞれの入力信
号のいずれか１つを出力信号として選択するようにそれ
ぞれの状態が定められている。記憶要素１２１のセット
、クロック及びリセット入力リードに対応するセット、
クロック及びリセット機能は、すべてハイ状態にあり、
それぞれ論理１信号をエクスクル−シブＯＲゲート１２
４．１２９及び１３０のＩＮＶＳ、ＩＮＶＣ及びＩ、Ｎ
ＶＲリードに加えることによりスイッチ１２３．１２７
及び１２９の出力信号に対してロー状態とすることがで
きる。論理０信号がリードＩ　Ｎ　Ｖ　Ｓ、Ｉ　ＮＶＣ
及びＩＮＶＲに加えられた場合、エクスクル−シブＯＲ
ゲート１２４．１２９及び１３０の出力信号の極性が入
力信号の極性と等しくなる。

論理１信号がＩＮＶＳ、ＩＮＶＣ及びＩＮＶＲリードに
加えられた時、エクスクル−シブＯＲゲート１２４．１
２９及び１３０の出力信号は入力信号の反転信号となる
。

Ａ　Ｎ　Ｄケ−１−１２５，１３１及び１３２は、論理
１信号をＥＮＳ、ＥＮＣ及びＥＮＲリードに加えること
によりイネーブルされる。これらのリードに論理０信号
が加えられた場合これらのケートがディスエーブルされ
る。大カリ−１−ＥＮｓ、ＥＮＣ又はＥＮＲのいずれか
１つに論理０信号が加えられると、ＡＮＤゲートの出力
が論理０レベルとなり、記憶回路１２１の対応する機能
が、対応するＯＲゲートの状態に関わりなくディスエー
ブルされる。ＱＦＦは、フリップフロップ出力信号を発
生し、ＱＬＡは、第９図について前記したようにラッチ
出力信号を供給する。コンフィグラブルスイッチ１２２
は、リードＱＦＦ及びＱＬＡのバイナリ信号のいずれか
１つを選択し、スイッチ１２２の出力信号Ｑは、出力選
択論理回路１４０及びコンフィグラブル組合せ論理回路
１００の入力信号となる。

第９図は記憶回路１２１の一実施例を示す。記憶要素１
２１は、フリップフロップを構成するように直列接続さ
れた２つのＤラッチＬＡＩ及びＬＡ２を有する。ラッチ
ＬＡＩはＮチャンネルパストランジスタレ１及びＰ２と
ＮＯＲゲートＧ１及びＧ２を有する。パストランジスタ
Ｐ１及びＰ２のゲートは、信号Ｃｋ及び’Ｑｋにより制
御されている。同様にして、ラッチＬ　Ａ　２はＮチャ
ンネルパストランジスタＰ３及びＰ４とＮＯＲゲートＧ
３及びＧ４を有する。トランジスタＰ３及びＰ４のゲー
トは、信号Ｃｋ及び信号Ｃｋにより制御される。Ｄ入力
リードは、ラッチＬＡＩのデータ入力リードである。Ｓ
入力リードは、ラッチＬＡＩのセット入力リード及びラ
ッチＬＡ２のリセット入力リードとして機能する。Ｒ入
力リードは、ラッチＬＡＩのリセット入力リード及びラ
ッチＬＡ２のセット入力リードとしてｖ＆詣する。

ＮＯＲゲートＧ１の出力信号ＧＬＡは、ラッチＬＡ２の
データ入力リードに接続されている。出力’Ｊ　−トＱ
　ＬＡハ、ラッチＬ　Ａ　１　（７）　Ｎ　ＯＲゲート
Ｇ２の出力リードに接続され、出力リードＱＦＦは、ラ
ッチＬＡ２のＮＯＲゲートＧ３の出力リードに接続され
ている。

コンフィグラブル肥・臣回路１２０（第８図）は、スイ
ッチ１２２を、出力リードＱと出力リードＱ［Ａとを接
続させるような状態に定めることによりセット及びリセ
ッｌ−を有する透明なラッチとして機能する。クロック
信号Ｃｋがローの間リードＱＬＡの出力信号は入力信号
に従う。クロック信号Ｃｋがハイとなると、ＱＬＡの出
力信号がホールドされ、パストランジスタＰ１を遮断し
、パストランジスタＰ２を導通させる。

記憶回路上２０は、セット及びリセットを有するＤフリ
ップフロップ回路として機能するようにその状態を定め
ることができる。この状態にあっては、スイッチ１２６
の状態が、リードＦ１の信号を選択するように定められ
、ゲート１２５．１３１及び１３２が論理１信号をリー
ドＥＮＳ、ＥＮＣ及びＥＮＲに加えることによりイネー
ブルされる。最後に、スイッチ１２２の状態が、記憶要
素１２１のリードＱＦＦの出力信号をＪｕ釈するように
定められる。記憶要素１２０は、論理０信号をリードＥ
ＮＳ及びＥＮＲに加えることにより上記した状態を変更
することによりセラｌ−及びリセットを有さないＤフリ
ップフロップ回路としてその状態を定めることができる
。

コンフィグラブル記憶回路１２０は、記憶要素１２１の
Ｃｋ入カリードに論理Ｏ入力信号が発生するようにＡＮ
Ｄゲート１２５及び１３２をイネーブルしかつＡＮＤゲ
ート１３１をディスエーブルすることによりＲスラッチ
となるようにその状態を定めることができる。リードＣ
ｋ上の論理０信号は、パストランジスタＰ３を遮断する
と共にパストランジスタＰ４を導通させる。次いで、ス
イッチ１２２が、ＱＦＦ上の出力信号を選択するように
その状態が定められる。

最後に、記憶回路１２０は、エツジ検知回路として機能
するようにその状態を定めることができる。例えば、記
憶要素１２０の状態を、立上りエツジ検出回路としてそ
の状態を定める場合、ＡＮＤゲート１２５が、論理０信
号を入力リードＳに加えることによりディスエーブルさ
れ、ＡＮＤゲート１３１がイネーブルされ、クロック信
号が入力リードＣｋに伝送されるようにし、スイッチ１
２６の状態が、論理１信号が入力リードＤに加えられる
ように入力リード１２６ａを選択するような状態に定め
られる。ＡＮＤＮＯゲートＧ３２ネーブルされる。論理
１リセット信号は、ＱＦＦ上の出力信号を論理０信号に
押下げる。クロック信号がローであれば、パストランジ
スタＰ２及びＦ３が遮断され、パストランジスタＰ１が
導通する。

その結果、ＮＯＲゲートＧ１がリードＤ上の論理１信号
を反転し、ノートＵＬＡ上に論理Ｏ信号を生成する。ク
ロック信号がハイ状態に押上げられると、トランジスタ
Ｐ１及びＦ４が遮断し、トランジスタＰ２及びＦ３が導
通し、ノードＱＬＡ上の論理０信号がＮＯＲゲート２３
により反転され、出力リードＱＦＦ上に論理１信号が生
成され、その結果立上りエツジが検出されることとなる
。次いでリセット入力を用いてＱＦＦをＯにリセットし
、エツジ検出回路が次の立上りエツジを検出し得る待機
状態となる。クロック信号が押下げられると、トランジ
スタＰ２及びＦ３が遮断され、トランジスタＰ４が導通
し、ＱＦＦ上の信号が論理０状態のままとなり、次の立
上りエツジまで状態が変化しない。

同様にして、記憶回Ｆｌ＠　１２０の状態を、論理１信
号をエクスクル−シブＯＲグー１−．１２９のＩＮＶＣ
リードに加えることにより立ち下がりエツジ検出回路と
なるように定めることができる。同様に、記・１意回路
１２０は、シフトレジスタ又はカウンタの１ステージと
しての機能を果すこともできる。

出力ｊｘ択論理回路１４０は、組合せ論理回路１００か
ら得られリードＦ１及びＦ２上に現れる出力信号及び記
憶要素１２０の出力信号から１つの信号を選択するよう
にその状態を定め得るようにコンフィグラブルスイッチ
１４１及び１４２を有する。

第８図に示されたコンフィグラブル論理回路９つはマイ
クロプロセッサと通信を行うために適していない。例え
ば、データを記憶要素１２１に記憶するために、マイク
ロプロセッサからのデータを書込みたい場合、記憶要素
１２１は、組合せ論理要素１００からの他の出力信号を
受取るために利用できない状態にある。しかも、マイク
ロプロセッサ及び、それぞれコンフィグラブル論理要素
９９に対応する複数のコンフィグラブル論理要素からな
るコンフィグラブル論理要素アレイとの間で通信をおこ
なうことは、論理アレイの多様性を損うような全体的相
互接続構造を必要とする。

第１０図は、第８図に示されたコンフィグラブル論理要
素９つをマイクロプロセッサに適用するのに適するよう
に変更してなる本発明に基づくコンフィグラブル論理要
素２１０を示す。コンフィグラブル論理要素２１０は、
第８図に示された回路のすべてに加えてラッチ２０５と
、プログラム可能なスイッチ２０１〜２０４．２０６と
、３−状態バッファ２０８とを有する。

ラッチ２０５の入力リードＧに接続されたリードＷＲＹ
にライト信号を加えることによりラッチ２０５に情報を
記憶すると共に、記憶されるべき信号を送方向データリ
ードＤＢＸを介して入力リードＤに伝送する。ラッチ２
０５のＱ出力リードを、所望に応じて適切な状態変更（
プログラム）を行うための状態変更可能なスイッチ２０
１〜２０４により入力リードＡ〜Ｄのいずれかに接続す
ることができる。これらの接続は、第２図に示されてい
るようパストランジスタその他の周知のスイッチ要素を
用いて実現することができる。例えば、スイッチ２０２
は、出力ソードＱを入力リードＣに接続するべく状態設
定し得るものである。

−般に、スイッチ２０１〜２０４は、リード（図示せず
〉により状態設定可能なスイッチに接続されたプログラ
ム用レジスタ（図示せず）の制御ピッｌ〜により状態設
定されるものである。

同様にして、スイッチ２０６は、同じくリード（図示せ
ず）により状態設定可能なスイッチ２０６に接続された
プログラム用レジスタ（図示せず）の制御ピッｌ−によ
り状態設定される。スイッチ２０６は、リード２０６ａ
〜２０６ｄの選択されたいずれかを出力リード２０７に
接続するべく状態設定し得る。このようにして、スイッ
チ２０６は、ラッチ２０５に記憶された信号、状態設定
可能な組合せ論理回路１００の出力信号のいずれかまた
は記憶回路１２１に記憶された信号のいずれかを出力信
号としてリード２０７に供給する。スイ・・Ｉチ２０６
によりこれら３種の信号のいずれを供給するかはユーザ
によって決定される。

リードＲＤＹにリード信号が供給されると、３状態バツ
フア２０８をがイネーブルされる。イネーブル状態にあ
る時３状態バツフア２０８はその入力リード２０７の信
号を双方向データリードＤＢＸに供給する。イネーブル
されていない時には、３状態バツフア２０８の出力は高
インピーダンス状態にある。３状態バツフア２０８の状
態は、周知の要領にてＲＤＹ上の信号のレベルにより制
御される。このようにして、ラッチ２０６の状態を定め
、３状態バツフア２０８をイネーブルすることにより、
ユーザは、コンフィグラブル論理要素２１０の内部信号
のうちの選択された重要なもの、例えば組合せ論理回路
１００の出力信号のいずれかのステータス、記憶回路１
２１の出力信号のステータスまたはラッチ２０５に記憶
された信号のステータスなどをチエツクする（読む）こ
とができる。

第１１図は、第１０図のコンフィグラブル論理要素２１
０と同一のコンフィグラブル論理要素ＣＬＥ　（ｘ、ｙ
＞（ｘ、ｙ＝０．　　・　・　・、７）からなる８×８
のコンフィグラブル論理要素アレイを備えるチップ３０
０を示す。（図示されない別の実施例に於ては、第１１
図に示されたアレイのコ、ンフィグラブル論理要素のう
ちの一部がコンフィグラブル論理要素２１０と同一であ
って、他のコンフィグラブル論理要素は第８図に示され
たコンフィグラブル論理要素と同一にされている。）マ
イクロプロセッサインターフェース構造１８０は、レジ
スタＲＯ〜Ｒ７を作動させるためのリード／ライト信号
を発生する。レジスタＲＹは、８個の状態設定可能な論
理要素即ちコンフィグラブル論理要素ＣＬＥ　（ｘ、ｙ
）（ｘ＝Ｏ，−−・、７）を有する。各コンフィグラブ
ル論理要素はコンフィグラブル論理要素２１０と同一で
あって、各コンフィグラブル論理要素は、第１０図に示
されたリード１４３．１１１４に異なる出力信号を供給
するように状態設定可能である。コンフィグラブル論理
要素の出力リード及び全体的な相互接続構造は第１１図
に於て図示省略されている。

第１１図に示されたマイクロプロセッサに適合されたコ
ンフィグラブル論理要素アレイは、マイクロプロセッサ
から各コンフィグラブル論理要素にデータを書込んだり
、アレイ３００中の各コンフィグラブル論理要素のうち
の選択されたものの内部信号をモニタしたり、コンフィ
グラブル論理要素アレイ３００の相互接続構造（第１１
図には示されていない）のいずれをも用いることなく記
憶要素１２１を利用可能状態のままにしておくことがで
きる点で高いフレキシビリティを有する。

また、マイクロプロセッサインターフェース論理回路１
８０を実現する上で、アレイ中のコンフィグラブル論理
要素により実現される論理機能のいずれをも利用する必
要がない。

マイクロプロセッサインターフェース論理回路１８０は
３種の入力バスを有する。即ちアドレス信号を受けるた
めのバス３１０ａと、チップイネーブル信号を受けるた
めのバス３１０ｂと制御信号を受けるためのバス３１０
Ｃとを有する。マイクロプロセッサインターフェース論
理回路１８０の出力信号は、用いられるレジスタの数に
応じた寸法を有するバス３０１上のリード／ライト信号
となる。この場合、バス３０１は８個のリード・リード
及び８個のライト・リードを有する。

各データラインＤＢＯ〜ＤＢ７のための双方向バッファ
を備えるブロック１９００〜１９０７及びマイクロプロ
セッサインターフェース論理回路１８０が第１２図によ
り詳細に示されている。本実施例に於て、アドレスバス
３１０ａはマイクロプロセッサインターフェース論理回
路１８０に３ビツトアドレスを供給し、マイクロプロセ
ッサインターフェース論理回路１８０は、第１１図に於
て読み出されまたは書き込まれるべき特定のレジスタＲ
Ｖを選択するための信号を発生する。り一部３１０ｂは
、マイクロプロセッサインターフェース論理回路１８０
にチップイネーブル信号を供給する。制御バス３１０Ｃ
は、第１２図に示されたリード・リードＲＤ及びライト
・リードＷ「を有するリードＲＤ、Ｗπ上のリード及び
ライト信号百り、ＷＲは３状懲バッファ１０９０〜１０
９７の状態を決定するリードＩ１０に入力−出力信号を
発生する。リードＩ１０に発生した第１の選択信号につ
いては、信号が、マイクロプロセッサ３１０からバッフ
ァ１９０ＡＯ〜Ａ７を経て第１１図に示されたデータリ
ードＤＢＯ〜ＤＢ７に供給される。リードＩ／Ｕの第２
の選択信号については、データ信号がバスＤＢＯ〜ＤＢ
７からバッファ１９０Ｂｏ〜１９０　Ｂ７を経てマイク
ロプロセッサ３１０に転送される。

第１３図及び第１４図は、チップ３００のリードサイク
ル及びライトサイクルを示すタイミングチャートである
。

第１５図は、第１１図に示されたマイクロプロセッサ用
コンフィグラブル論理要素アレイチップ３００を用いた
システムを示す。第１５図に示されたシステムの部分は
、マイクロプロセッサ３１０と、ＲＡＭ／ＲＯＭメモリ
３１２と、デコーダ３０５とプリンタ３１５とコンフィ
グラブル論理要素アレイ３００とを有する。本実施例に
於て、コンフィグラブル論理要素アレイ３００はマイク
ロプロセッサ３１０をプリンタ３１５にインターフェー
スするために用いられている。このようなシステムに於
けるコンフィグラブル論理要素アレイは、従来用いられ
ていた小規模集積回路（ＳＳＩ）、中規模集積回路（Ｍ
Ｓ　Ｉ　）或いは大規模県債回路（ＬＳＩ）に収って代
わるものである。マイクロプロセッサは、ＲＯＭ／ＲＡ
Ｍメモリ３１２に記憶されたプログラムを実行する。コ
ンフィグラブル論理要素アレイ３００は、データバス上
に得られたマイクロプロセッサ３１０がらのコマンドを
受け、適切なプリンタ制御信号を発生し、該信号を第４
ａ図に示されたＩ１０パッドと同様なＩ１０ピン（第１
１図及び第１５図に於ては図示省略）を経てリード３１
５ａに供給する。コンフィグラブル論理要素アレイ３０
０は、プリントされるべきデータを、マイクロプロセッ
サ３１０からデータバス上に受け、必要に応じてデータ
フォーマットをプリンタと適合させ、該データをリード
３１５Ｂを介してプリンタ３１４に１」（給する。

プリンタ３１４からのスティタス１言号は、コンフィグ
ラブル論理要素アレイ３００のリード３１５Ｃに供給さ
れる。３つのスティタス信号の状態は、マイクロプロセ
ッサ３１０がコンフィグラブル論理要素アレイ３００内
の適切なレジスタを読み込んだ時にデータバスを介して
マイクロプロセッサ３１０に転送される。

以上本発明の好適実施例について説明したが、当業者で
あれば、本発明の概念から逸脱することなく種々の変形
変更を加えて本発明を実施することができる。

クレーム中に於て、種々状悪を有する手段について言及
されているが、これは、特定の機能を果たすような制御
信号の集合から選ばれた値の集合に応答してその状態を
定め得る手段を意味する。

【図面の簡単な説明】

第１図は、コンフィグラブル論理アレイ内のコンフィグ
ラブル論理要素により実現し得る種々の論理機能の幾つ
かを示す。 第２図は、２つの変ｖ１．Ａ、Ｂについての有用な成る
数の関数を実現し得るような１つの可能なコンフィグラ
ブル論理要素の実施例の内部論理構造を示す。 第３Ａ図は、１６通りの入力状態の任意のものを特定す
ることができ、がっ２の１６乗通りの機能を実現し得る
ような１６ビツトＲＡＭを示す。 第３Ｂ図は、２の１６乗通りの機能を実現し得るような
１６個のビットの任意の１つを、外部端子に伝送するべ
く選択するための選択４′７４造を示す。 第３Ｃ図は、第３Ａ図の構造についての１つの可能なカ
ルノーマツプを示す。 第３Ｄ図は、第３Ｃ図のカルノーマツプに於て第１及び
第２のローと第１のコラムとの交点にバイナリ０を置い
た場合の論理ゲートを示す。 第４Ａ図は、所望の論理機能を実現するように選択され
たリード間に形成されたプログラマフル相互接続線及び
論理要素間の選択された入力／出力パッド及びリードの
相互接続線と共に集積回路チップ上に形成された９つの
論理要素からなる複数のコンフィグラブル論理要素を示
す。 第４Ｂ図は、第４Ｂ図に於て交差するリードの接続状態
を表すキーである。 第５図は、本発明に基づくコンフィグラブル論理要素と
共に用いることのできる新規な組合せスタチック及びダ
イナミックシフトレジスタの回路の一部を示す。 第６Ａ図〜第６Ｈ図は第５図の構造の作動を示すための
波形図である。 第７図は、本発明に基づくコンフィグラブル論理要素を
示す。 第８図は第７図のコンフィグラブル論理要素の一実施例
を示す。 第９図は第８図の記憶要素１２１の一実施例を示す。 第１０図は、本発明に基づくマイクロプロセッサに適用
するのに適するコンフィグラブル論理要素の一実施例を
示す。 第１１図は、第１０図に示されたコンフィグラブル論理
要素のアレイを用いたチップを示す。 第１２図は、第１１図に示されたコンフィグラブル論理
要素のアレイ用のマイクロプロセッサインターフェース
論理回路１８０を模式的に示す回路図である。 第１３図は、第１１図に示された回Ｅ＠　３００のため
の読出しサイクルのタイミングを示すタイミングチャー
トである。 第１４図は、第１１図に示された回路３００のための書
込みサイクルのタイミングを示すタイミングチャートで
ある。 第１５図は、マイクロプロセッサ及び記憶要素と共に第
１１図に示されたチップを用いたシステムを示す回路図
である。 ２１．２２・・・インバータ ２５・・・ＡＮＤゲート　２６・・・ＮＯＲゲート２９
・・・トランジスタ ２０１へ２０４．２０６ ・・・プログラマブルスイッチ ２０５・・・ラッチ ２０８・・・３状態バツフア １８０・・・マイクロプロセッサ インターフェース論理回路 ２１０・・・コンフィグラブル論理要素３００・・・コ
ンフィグラブル論理要素アレイ３１０・・・マイクロプ
ロセッサ ３１５・・・プリンタ 特許出願人　ジリンクス・インコーホレイテッド代　理
　人　弁理士　　　大　　島　　陽　　−２面の浄書（
内容に変更なし） Ｏ■　■　■　　■ ■　■　■　■　　■　− ■　Ｏ■　■　　■　　■ Ｏ○　Ｏ■　　■　　■ ○　ＯＯ■　　■　　■ ＦＩＧ、　３Ｃ ＦＩＧ、　３Ｄ 逸　ａ　　　　　　　ｔｏ　　ＯＩＱ　　Ｏ（［ＣＤ　
ＯＯＬＪ　ＬＬ　（１）　工（、ＯＣｊＤ　ＣＤ　■　
Ｑ　■　■　■、ｏＬＡｎ＠　　　　　　　　　日Ｇ、
１３虐ＣＬ八ｐ：ｈ部　　　　　　　　　口０．１４手
続補正書（方式） 昭和６２年７月１０日 昭和６２年特許願第０７５７４２号 ２、発明の名称 コンフィグラブル論理要素 ３、補正をする者 事件との関係　　特許出願人 名　称　　　　　ジリンクス・インコーホレイテッド４
、代理人

Claims (11)

【特許請求の範囲】
1. （１）コンフィグラブル論理要素であって、Ｎ個の第１
   のバイナリ入力信号を受ける手段と、Ｍ個の第２のバイ
   ナリフィードバック信号を受ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号の内からＫ個（但しＫ≦Ｎ
   ＋Ｍ）の信号を選択する手段と、 選択されたバイナリ出力信号を発生するための複数の状
   態をとることができ、かつ前記選択手段から前記Ｋ個の
   バイナリ信号を受けるコンフィグラブル組合せ論理手段
   と、 複数の状態をとることができ、かつ前記コンフィグラブ
   ル組合せ論理手段の前記バイナリ出力信号の内から選択
   されたもの及び前記Ｎ個の第１のバイナリ入力信号の内
   から選択されたものを受けると共に前記Ｍ個の第２のバ
   イナリフィードバック信号を発生する第１のコンフィグ
   ラブル記憶回路と、 前記コンフィグラブル組合せ論理手段の前記バイナリ出
   力信号及び前記第１のコンフィグラブル記憶回路の前記
   Ｍ個の第２のバイナリフィードバック信号を受ける手段
   及び該手段により受けた信号から出力信号を選択するた
   めの手段を備えるコンフィグラブル選択論理回路と、 前記コンフィグラブル組合せ論理手段の前記バイナリ出
   力信号及び前記Ｍ個の第２のバイナリフィードバック信
   号の内から選択された１つの信号のステイタスを読み出
   すための手段とを備えることを特徴とするコンフィグラ
   ブル論理要素。
2. （２）データ信号を記憶し、該記憶信号に対応する出力
   信号を供給する第２の記憶回路と、 前記第２の記憶回路の出力信号を受け、該出力信号を、
   Ｎ個の第１のバイナリ入力信号を受ける前記手段に供給
   し、前記第２の記憶回路の出力信号が前記Ｎ個の第１の
   バイナリ入力信号のいずれかであるようなコンフィグラ
   ブル手段とを有することを特徴とする特許請求の範囲第
   １項に記載のコンフィグラブル論理要素。
3. （３）ステイタスを読み出すための前記手段が、前記第
   ２の記憶回路の出力信号のステイタスを読み出すための
   手段を備えることを特徴とする特許請求の範囲第２項に
   記載のコンフィグラブル論理要素。
4. （４）ステイタスを読み出すための前記手段が、複数の
   状態をとることができ、かつ前記コンフィグラブル組合
   せ論理手段の前記バイナリ出力信号及び前記Ｍ個のバイ
   ナリフィードバック信号を受け、前記各状態にあって自
   ずからが受けた信号の内の異なるものを表す信号を供給
   するスイッチ手段と、 前記コンフィグラブル記憶回路からの信号を受け、自ず
   からがイネーブルされたときに、自ずからが受けた信号
   を表わす出力信号を発生する３−状態バッファとを有す
   ることを特徴とする特許請求の範囲第１項に記載のコン
   フィグラブル論理要素。
5. （５）コンフィグラブル論理要素であって、Ｎ個の第１
   のバイナリ入力信号を受ける手段と、Ｍ個の第２のバイ
   ナリフィードバック信号を受ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号の内からＫ個（但しＫ≦Ｎ
   ＋Ｍ）の信号を選択する手段と、 選択されたバイナリ出力信号を発生するための複数の状
   態をとることができ、かつ前記選択手段から前記Ｋ個の
   バイナリ信号を受けるコンフィグラブル組合せ論理手段
   と、 複数の状態をとることができ、かつ前記コンフィグラブ
   ル組合せ論理手段の前記バイナリ出力信号の内から選択
   されたもの及び前記Ｎ個の第１のバイナリ入力信号の内
   から選択されたものを受けると共に前記Ｍ個の第２のバ
   イナリフィードバック信号を発生する第１のコンフィグ
   ラブル記憶回路と、 前記コンフィグラブル組合せ論理手段の前記バイナリ出
   力信号及び前記第１のコンフィグラブル記憶回路の前記
   Ｍ個の第２のバイナリフィードバック信号を受ける手段
   及び該手段により受けた信号から出力信号を選択するた
   めの手段を備えるコンフィグラブル選択論理回路と、 データ信号を記憶し、かつ該記憶信号に対応した出力信
   号を供給する第２のコンフィグラブル記憶回路と、 前記第２の記憶回路の出力信号を前記第１のＮ個のバイ
   ナリ入力信号を受けるための前記手段に供給するための
   コンフィグラブル手段とを有することを特徴とするコン
   フィグラブル論理要素。
6. （６）Ｎ個の第１のバイナリ入力信号を受ける手段と、
   Ｍ個の第２のバイナリフィードバック信号を受ける手段
   と、前記Ｍ＋Ｎ個のバイナリ信号の内からＫ個（但しＫ
   ≦Ｎ＋Ｍ）の信号を選択する手段と、選択されたバイナ
   リ出力信号を発生するための複数の状態をとることがで
   き、かつ前記選択手段から前記Ｋ個のバイナリ信号を受
   けるコンフィグラブル組合せ論理手段と、複数の状態を
   とることができ、かつ前記コンフィグラブル組合せ論理
   手段の前記バイナリ出力信号の内から選択されたもの及
   び前記Ｎ個の第１のバイナリ入力信号の内から選択され
   たものを受けると共に前記Ｍ個の第２のバイナリフィー
   ドバック信号を発生する第１のコンフィグラブル記憶回
   路と、前記コンフィグラブル組合せ論理手段の前記バイ
   ナリ出力信号及び前記第１のコンフィグラブル記憶回路
   の前記Ｍ個の第２のバイナリフィードバック信号を受け
   る手段及び該手段により受けた信号から出力信号を選択
   するための手段を備えるコンフィグラブル選択論理回路
   と、データ信号を記憶し、かつ該記憶信号に対応した出
   力信号を供給する第２のコンフィグラブル記憶回路と、
   前記第２の記憶回路の出力信号を前記第１のＮ個のバイ
   ナリ入力信号を受けるための前記手段に供給するための
   コンフィグラブル手段とをそれぞれ有する複数のコンフ
   ィグラブル論理サブ要素と、 データバスからのデータ信号を前記第２の記憶回路に向
   けて選択的に通信するための手段とを有することを特徴
   とするコンフィグラブル論理要素。
7. （７）データ信号を選択的に通信するための前記手段が
   、マイクロプロセッサからのアドレス信号及び制御信号
   を受け、かつ前記第２の記憶回路のいずれがデータ信号
   を記憶すべきかを決定する書込信号を発生するためのマ
   イクロプロセッサインターフェース回路を有することを
   特徴とする特許請求の範囲第６項に記載のコンフィグラ
   ブル論理要素。
8. （８）前記コンフィグラブル論理サブ要素が四角形の行
   列として配列されていることを特徴とする特許請求の範
   囲第７項に記載のコンフィグラブル論理要素。
9. （９）Ｎ個の第１のバイナリ入力信号を受ける手段と、
   Ｍ個の第２のバイナリフィードバック信号を受ける手段
   と、前記Ｍ＋Ｎ個のバイナリ信号の内からＫ個（但しＫ
   ≦Ｎ＋Ｍ）の信号を選択する手段と、選択されたバイナ
   リ出力信号を発生するための複数の状態をとることがで
   き、かつ前記選択手段から前記Ｋ個のバイナリ信号を受
   けるコンフィグラブル組合せ論理手段と、複数の状態を
   とることができ、かつ前記コンフィグラブル組合せ論理
   手段の前記バイナリ出力信号の内から選択されたもの及
   び前記Ｎ個の第１のバイナリ入力信号の内から選択され
   たものを受けると共に前記Ｍ個の第２のバイナリフィー
   ドバック信号を発生する第１のコンフィグラブル記憶回
   路と、前記コンフィグラブル組合せ論理手段の前記バイ
   ナリ出力信号及び前記第１のコンフィグラブル記憶回路
   の前記Ｍ個の第２のバイナリフィードバック信号を受け
   る手段及び該手段により受けた信号から出力信号を選択
   するための手段を備えるコンフィグラブル選択論理回路
   と、前記コンフィグラブル組合せ論理手段の前記バイナ
   リ出力信号及び前記Ｍ個の第２のバイナリフィードバッ
   ク信号の内から選択された１つの信号のステイタスを読
   み出すための手段とを備えるコンフィグラブル論理サブ
   要素と、ステイタスを読み出すための前記手段のうちの
   特定のものを選択し、かつ前記読出し手段の前記特定の
   ものにより読み出された信号をデータバスに供給するた
   めの手段とを有することを特徴とするコンフィグラブル
   論理要素。
10. （１０）前記選択手段が、コンピュータインターフェー
    ス回路を含むことを特徴とする特許請求の範囲第９項に
    記載のコンフィグラブル論理要素。
11. （１１）コンフィグラブル論理要素であって、Ｎ個の第
    １のバイナリ入力信号を受ける手段と、Ｍ個の第２のバ
    イナリフィードバック信号を受ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号の内からＫ個（但しＫ≦Ｎ
    ＋Ｍ）の信号を選択する手段と、 選択されたバイナリ出力信号を発生するための複数の状
    態をとることができ、かつ前記選択手段から前記Ｋ個の
    バイナリ信号を受けるコンフィグラブル組合せ論理手段
    と、 複数の状態をとることができ、かつ前記コンフィグラブ
    ル組合せ論理手段の前記バイナリ出力信号の内から選択
    されたもの及び前記Ｎ個の第１のバイナリ入力信号の内
    から選択されたものを受けると共に前記Ｍ個の第２のバ
    イナリフィードバック信号を発生する第１のコンフィグ
    ラブル記憶回路と、 前記コンフィグラブル組合せ論理手段の前記バイナリ出
    力信号及び前記第１のコンフィグラブル記憶回路の前記
    Ｍ個の第２のバイナリフィードバック信号を受ける手段
    及び該手段により受けた信号から出力信号を選択するた
    めの手段を備えるコンフィグラブル選択論理回路と、 前記コンフィグラブル組合せ論理手段の前記バイナリ出
    力信号及び前記Ｍ個の第２のバイナリフィードバック信
    号の内から選択された１つの信号のステイタスを読み出
    すための手段と、 データ信号を記憶し、該記憶信号に対応する出力信号を
    供給する第２の記憶回路と、 前記第２の記憶回路の出力信号を受け、該出力信号を、
    Ｎ個の第１のバイナリ入力信号を受ける前記手段に供給
    し、前記第２の記憶回路の出力信号が前記Ｎ個の第１の
    バイナリ入力信号のいずれかであるようなコンフィグラ
    ブル手段とを有することを特徴とするコンフィグラブル
    論理要素。