JPS63107085A - 回路ブロツクの製造方法 - Google Patents
回路ブロツクの製造方法Info
- Publication number
- JPS63107085A JPS63107085A JP25225986A JP25225986A JPS63107085A JP S63107085 A JPS63107085 A JP S63107085A JP 25225986 A JP25225986 A JP 25225986A JP 25225986 A JP25225986 A JP 25225986A JP S63107085 A JPS63107085 A JP S63107085A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- release layer
- circuit pattern
- circuit block
- support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 239000003795 chemical substances by application Substances 0.000 claims description 4
- 230000001070 adhesive effect Effects 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 239000011889 copper foil Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- 238000005498 polishing Methods 0.000 description 5
- 238000005476 soldering Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000016 photochemical curing Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Road Signs Or Road Markings (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、基板（ベース材）を必要としない回路ブロッ
クの製造方法に関する。
クの製造方法に関する。
従来の回路ブロックとしては、ハイブリッドＩＣのよう
に、セラミック、紙エポキシ樹脂等の材質よりなる基板
（ベース材）上に回路パターンを形成し、電子部品を実
装したものがある。
に、セラミック、紙エポキシ樹脂等の材質よりなる基板
（ベース材）上に回路パターンを形成し、電子部品を実
装したものがある。
しかし、これら回路ブロックにあっては、本質的に基板
（ベース材）を使用しているために、（１）基板（ベー
ス材）以上の薄形化、軽量化が図れない。
（ベース材）を使用しているために、（１）基板（ベー
ス材）以上の薄形化、軽量化が図れない。
（２）基板（ベース材）上に回路を形成しているため、
基板（ベース材）のもつ電気的性能（体積抵抗９表面抵
抗、絶縁抵抗、誘電率、誘電正接等）以上の性能を得る
ことができない。
基板（ベース材）のもつ電気的性能（体積抵抗９表面抵
抗、絶縁抵抗、誘電率、誘電正接等）以上の性能を得る
ことができない。
（３）基板（ベース材）を使用しているために。
それだけコストアップになっている。
という欠点を有していた。
本発明は上述の欠点を解決するために成されたものであ
り、基板（ベース材）を省略した回路ブロックの製造方
法を提供することを目的とするものである。
り、基板（ベース材）を省略した回路ブロックの製造方
法を提供することを目的とするものである。
本発明に係る回路ブロックの製造方法は、支持体上に剥
離層を形成する工程と、前記剥離層上に回路パターンを
形成する工程と、前記回路パターン間に絶縁剤を充填し
絶縁層を形成する工程と、前記回路パターンの所定位置
に電子部品を装着する工程と、前記支持体を剥離層から
剥離する工程とを含むことを特徴とするものである。
離層を形成する工程と、前記剥離層上に回路パターンを
形成する工程と、前記回路パターン間に絶縁剤を充填し
絶縁層を形成する工程と、前記回路パターンの所定位置
に電子部品を装着する工程と、前記支持体を剥離層から
剥離する工程とを含むことを特徴とするものである。
本発明の一実施例を第１図に基づいて説明する。
図において、１は支持体であって、第１図（ａ）に示さ
れるように支持体１の上面に剥離剤を塗布し、剥離層２
を形成する。
れるように支持体１の上面に剥離剤を塗布し、剥離層２
を形成する。
前記剥離層２上に光硬化型焼成ペーストを用いて所定の
回路パターン３の形状に塗布する（第１図（ｂ））、前
記光硬化型焼成ペーストは、導電性微粉末、ガラス質フ
リット、光硬化型樹脂等を含むものである。
回路パターン３の形状に塗布する（第１図（ｂ））、前
記光硬化型焼成ペーストは、導電性微粉末、ガラス質フ
リット、光硬化型樹脂等を含むものである。
次に、前記回路パターン３の形状に塗布された）。
続いて、形成された回路パターン３間に接着性。
絶縁性を有する絶縁剤４を充填し、絶縁層４を形成する
（第１図（ｅ））、これによって１回路パターン３間は
絶縁され、かつ接着される。
（第１図（ｅ））、これによって１回路パターン３間は
絶縁され、かつ接着される。
更に、回路パターン３の上面を研摩する（第１図（ｆ）
）、第１図（ｆ）は研摩終了の状態を示している。この
研摩は後工程で電子部品を実装するにあたり、ズレを防
止したり１回路パターン３の上面に前記絶縁層４が付着
したのを除去するために行なわれるものである。
）、第１図（ｆ）は研摩終了の状態を示している。この
研摩は後工程で電子部品を実装するにあたり、ズレを防
止したり１回路パターン３の上面に前記絶縁層４が付着
したのを除去するために行なわれるものである。
この研摩工程は絶縁層４の絶縁剤の充填方法。
充填厚さを適切に管理できれば、省略することもできる
。
。
次に、所定の回路パターン３上に電子部品６（チップ部
品等のフラット形状の電子部品）を実装し、半田付けす
る。半田付け７はリフロー半田。
品等のフラット形状の電子部品）を実装し、半田付けす
る。半田付け７はリフロー半田。
ディップ半田、ポイント半田のいずれでも良く、溶着で
行うこともできる。この半田付け７によって、電子部品
６は回路パターン３に電気的に接続され、また機械的に
固定される。
行うこともできる。この半田付け７によって、電子部品
６は回路パターン３に電気的に接続され、また機械的に
固定される。
次に、第１図（ｈ）に示されるように１回路パターン３
の上面から電子部品を含めて、絶縁性を有する接着剤に
よりオーバーコート５を行う、このオーバーコート５は
回路パターン３．電子部品６の絶縁状層を図りショート
を防止すると共に、電子部品６を堅固に固定するもので
ある。しかし。
の上面から電子部品を含めて、絶縁性を有する接着剤に
よりオーバーコート５を行う、このオーバーコート５は
回路パターン３．電子部品６の絶縁状層を図りショート
を防止すると共に、電子部品６を堅固に固定するもので
ある。しかし。
回路ブロックの使用状態を考慮し、不必要と考えられる
場合には省略しても良い。
場合には省略しても良い。
最後に、第１図（ｉ）に示されるように剥離層２から支
持体１を除去する。
持体１を除去する。
尚、本実施例にあっては、絶縁剤４を回路パターン３間
充填したが、第２図（ａ）に示されるように回路パター
ン３を覆うように塗布しても良い。
充填したが、第２図（ａ）に示されるように回路パター
ン３を覆うように塗布しても良い。
この場合、研摩工程は省略することはできず、研摩し第
２図（ｂ）に示されるような状態を作り。
２図（ｂ）に示されるような状態を作り。
その後は第１図（ｇ）に示される工程以降を行う。
また、本実施例にあっては、回路パターン３を光硬化型
焼成ペーストで製作したが、これ以外に銅箔を貼付けエ
ッチングしたり、あるいは触媒を使用して銅を析出する
ことによって、所定の回路パターンを形成しても良い。
焼成ペーストで製作したが、これ以外に銅箔を貼付けエ
ッチングしたり、あるいは触媒を使用して銅を析出する
ことによって、所定の回路パターンを形成しても良い。
本発明によれば、基板（ベース材）を用いていないため
に、回路ブロックの極薄形化、軽量化を図ることができ
る。
に、回路ブロックの極薄形化、軽量化を図ることができ
る。
また、基板上に回路を形成していないために。
基板（ベース材）に起因する電気性能の悪化を排除でき
、電気性能の良好な回路ブロックを得ることができる。
、電気性能の良好な回路ブロックを得ることができる。
第１図は本発明の一実施例である製造工程を示す図、第
２図は第１図に示された工程の一部を変更した場合を示
す図である。 １・・・・・・支持体 ２・・・・・・剥離層 ３・・・・・・回路パターン ４・・・・・・絶縁層 ５・・・・・・オーバーコート ６・・・・・・電子部品 ７・・・・・・半田
２図は第１図に示された工程の一部を変更した場合を示
す図である。 １・・・・・・支持体 ２・・・・・・剥離層 ３・・・・・・回路パターン ４・・・・・・絶縁層 ５・・・・・・オーバーコート ６・・・・・・電子部品 ７・・・・・・半田
Claims (1)
- 【特許請求の範囲】 支持体上に剥離層を形成する工程と、前記剥離層の上
面に光硬化型焼成ペーストを用いて、あるいは銅箔をを
貼付けエッチング、若しくは銅を析出させることによっ
て回路パターンを形成する工程と、前記回路パターン間
に接着性を有する絶縁剤を充填し絶縁層を形成する工程
と、前記回路パターンの所定位置に電子部品を装着する
工程と。 前記支持体を剥離層から剥離する工程とを備えることを
特徴とする回路ブロックの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25225986A JP2632151B2 (ja) | 1986-10-23 | 1986-10-23 | 回路ブロツクの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25225986A JP2632151B2 (ja) | 1986-10-23 | 1986-10-23 | 回路ブロツクの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107085A true JPS63107085A (ja) | 1988-05-12 |
| JP2632151B2 JP2632151B2 (ja) | 1997-07-23 |
Family
ID=17234740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25225986A Expired - Fee Related JP2632151B2 (ja) | 1986-10-23 | 1986-10-23 | 回路ブロツクの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632151B2 (ja) |
-
1986
- 1986-10-23 JP JP25225986A patent/JP2632151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2632151B2 (ja) | 1997-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62216259A (ja) | 混成集積回路の製造方法および構造 | |
| JPS583397B2 (ja) | コンセイビシヨウブヒン | |
| JP3597913B2 (ja) | 半導体装置とその実装方法 | |
| JPS6227544B2 (ja) | ||
| JPH1027952A (ja) | プリント配線板及びその製造方法 | |
| JPS63107085A (ja) | 回路ブロツクの製造方法 | |
| US5219607A (en) | Method of manufacturing printed circuit board | |
| JPH05327249A (ja) | 電子回路モジュール及びその製造方法 | |
| JPS6153852B2 (ja) | ||
| JPH0458189B2 (ja) | ||
| JP2842013B2 (ja) | 混成集積回路装置 | |
| JPS5957495A (ja) | 印刷配線基板 | |
| JPH03116797A (ja) | 厚膜表面実装回路 | |
| JPS5941888A (ja) | 電子回路板及びその製造方法 | |
| JPS61199694A (ja) | 混成集積回路の製造方法 | |
| JPS60160691A (ja) | 厚膜パタ−ン形成方法 | |
| JPH05206598A (ja) | セラミック回路基板 | |
| JPH0365651B2 (ja) | ||
| JPH04158596A (ja) | 電子部品実装方法 | |
| JPS6333317B2 (ja) | ||
| JPS6094794A (ja) | 多層配線基板 | |
| JPS58196091A (ja) | 混成集積回路の製造方法 | |
| JPS6387794A (ja) | 回路基板のリフロ−半田付用当て具及び半田付方法 | |
| JPS6362397A (ja) | 混成集積回路の製造方法 | |
| JPS58114497A (ja) | セラミツク多層回路基板およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |