JPH0778471A - Semiconductor integrated circuit - Google Patents
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- JPH0778471A JPH0778471A JP5225337A JP22533793A JPH0778471A JP H0778471 A JPH0778471 A JP H0778471A JP 5225337 A JP5225337 A JP 5225337A JP 22533793 A JP22533793 A JP 22533793A JP H0778471 A JPH0778471 A JP H0778471A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は内部電源電圧発生回路
を備えたＭＯＳ型の半導体集積回路に係り、特にＭＯＳ
トランジスタの閾値の変動を考慮した改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS type semiconductor integrated circuit having an internal power supply voltage generating circuit, and more particularly to a MOS type semiconductor integrated circuit.
The present invention relates to improvement in consideration of variations in threshold value of a transistor.
【０００２】[0002]
【従来の技術】現在のダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）においては、外部印加電源電圧
をそのまま用いるよりもむしろ、集積回路自体で電圧を
発生させることが望ましい。これは、集積回路内部で必
要とされる電圧レベルが複数であっても、集積回路に接
続される外部印加電源電圧を単一にすることを可能にす
る。現在のＤＲＡＭでは外部印加電源電圧を単一とし
て、他に必要な電圧は集積回路内部で発生させる方法が
取られている。2. Description of the Related Art In the current dynamic random access memory (DRAM), it is desirable to generate a voltage by an integrated circuit itself, rather than using an externally applied power supply voltage as it is. This allows a single externally applied power supply voltage to be connected to the integrated circuit even if multiple voltage levels are required within the integrated circuit. In the present DRAM, a method is adopted in which a single externally applied power supply voltage is used and other necessary voltages are generated inside the integrated circuit.
【０００３】また、内部電圧発生回路としては、基板な
いしウエル電位を供給する基板電位発生回路、内部電源
として用いる内部電源電圧発生回路、内部基準電圧とし
て用いる基準電圧発生回路等がある。これら内部電圧発
生回路の出力電圧は、動作マージンや信頼性の確保を狙
って設定されている。しかし、ＭＯＳトランジスタの閾
値はプロセス的な変動要因のために変動することが知ら
れている。このため、特に内部電圧を内部電源電圧とし
て使用する場合に、ＭＯＳトランジスタの閾値が高いに
もかかわらず内部電圧を一定にしてしまうと、内部回路
の動作マージンの低下を引き起こしてしまう。このよう
に内部電圧発生回路を備えた従来の半導体集積回路では
プロセスばらつきへの対策が不十分である。上記の例は
特にＤＲＡＭに関する場合であるが、ＤＲＡＭ以外の他
の半導体集積回路にも多くの場合に当てはまる。As the internal voltage generating circuit, there are a substrate potential generating circuit for supplying a substrate or well potential, an internal power source voltage generating circuit used as an internal power source, a reference voltage generating circuit used as an internal reference voltage, and the like. The output voltage of these internal voltage generating circuits is set in order to secure an operation margin and reliability. However, it is known that the threshold value of the MOS transistor fluctuates due to a process fluctuation factor. Therefore, particularly when the internal voltage is used as the internal power supply voltage, if the internal voltage is kept constant even though the threshold value of the MOS transistor is high, the operating margin of the internal circuit is reduced. As described above, the conventional semiconductor integrated circuit having the internal voltage generating circuit does not have sufficient countermeasures against process variations. Although the above example is particularly related to the DRAM, it is also applicable to other semiconductor integrated circuits other than the DRAM in many cases.
【０００４】[0004]
【発明が解決しようとする課題】このように内部電圧発
生回路を備えた従来の半導体集積回路は、ＭＯＳトラン
ジスタの閾値変動が内部回路に対して悪影響を与えると
いう欠点がある。この発明は上記のような事情を考慮し
てなされたものであり、その目的は、内部電圧発生回路
で発生される電圧を電源電圧として用いる内部回路にお
けるＭＯＳトランジスタの閾値変動による悪影響を防止
することができる半導体集積回路を提供することであ
る。As described above, the conventional semiconductor integrated circuit having the internal voltage generating circuit has a drawback that the threshold variation of the MOS transistor has an adverse effect on the internal circuit. The present invention has been made in consideration of the above circumstances, and an object thereof is to prevent an adverse effect due to a threshold variation of a MOS transistor in an internal circuit that uses a voltage generated by an internal voltage generation circuit as a power supply voltage. It is to provide a semiconductor integrated circuit capable of achieving the above.
【０００５】[0005]
【課題を解決するための手段】この発明の半導体集積回
路は、外部印加電源電圧とは異なる内部電圧を発生する
内部電圧発生手段と、閾値をモニタするためのＭＯＳト
ランジスタを含み、上記内部電圧発生手段で発生される
内部電圧の値がこの閾値モニタ用のＭＯＳトランジスタ
の閾値に応じて変化するように上記内部電圧発生手段を
制御する制御手段とを具備し、上記制御手段は、上記閾
値モニタ用のＭＯＳトランジスタの閾値が高い場合には
上記内部電圧発生手段で発生される内部電圧の値を高く
し、上記閾値モニタ用のＭＯＳトランジスタの閾値が低
い場合には上記内部電圧発生手段で発生される内部電圧
の値を低くするように制御することを特徴とする。A semiconductor integrated circuit according to the present invention includes an internal voltage generating means for generating an internal voltage different from an externally applied power supply voltage, and a MOS transistor for monitoring a threshold value. Control means for controlling the internal voltage generating means so that the value of the internal voltage generated by the means changes according to the threshold of the MOS transistor for threshold monitoring. When the threshold value of the MOS transistor is high, the value of the internal voltage generated by the internal voltage generating means is increased, and when the threshold value of the MOS transistor for threshold value monitoring is low, the internal voltage generating means is generated. It is characterized in that the value of the internal voltage is controlled to be low.
【０００６】[0006]
【作用】閾値モニタ用のＭＯＳトランジスタの閾値が高
い場合には内部電圧発生手段で発生される内部電圧の値
が高くなるように制御され、閾値モニタ用のＭＯＳトラ
ンジスタの閾値が低い場合には内部電圧発生手段で発生
される内部電圧の値が低くなるように制御される。When the threshold of the MOS transistor for threshold monitoring is high, the internal voltage generated by the internal voltage generating means is controlled to be high, and when the threshold of the MOS transistor for threshold monitoring is low, the internal voltage is controlled. The value of the internal voltage generated by the voltage generating means is controlled to be low.
【０００７】[0007]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の半導体集積回路の要部の
基本的な構成を示すブロック図である。図において、11
は基準電圧発生回路、12は内部電圧制限回路、13は内部
電圧発生回路、14は電圧変換回路である。これらの各回
路は同一半導体基板上に形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram showing the basic configuration of the essential parts of the semiconductor integrated circuit of the present invention. In the figure, 11
Is a reference voltage generating circuit, 12 is an internal voltage limiting circuit, 13 is an internal voltage generating circuit, and 14 is a voltage converting circuit. Each of these circuits is formed on the same semiconductor substrate.
【０００８】基準電圧発生回路11は、外部印加電源電圧
ＶCCに対する電圧依存性が小さく、かつ、温度依存性の
小さい基準電圧φ１を発生する回路であり、例えばバイ
ポーラトランジスタを用いたバンドギャップレファレン
ス回路や、チャネルイオン注入を行っていないＭＯＳト
ランジスタを用いてほぼ一定の電圧を発生する回路等、
種々の形式のものが考えられる。The reference voltage generating circuit 11 is a circuit for generating a reference voltage φ1 having a small voltage dependency with respect to the externally applied power supply voltage V CC and a small temperature dependency. For example, a bandgap reference circuit using a bipolar transistor or , A circuit that generates a substantially constant voltage using a MOS transistor that has not been subjected to channel ion implantation,
Various types are possible.
【０００９】内部電圧制限回路12は、上記基準電圧発生
回路11で発生される基準電圧φ１と電圧変換回路14の出
力電圧φ２とを比較し、その大小関係に応じた信号φ３
を発生する。この信号φ３は内部電圧発生回路13に供給
される。The internal voltage limiting circuit 12 compares the reference voltage φ1 generated by the reference voltage generating circuit 11 with the output voltage φ2 of the voltage converting circuit 14, and outputs a signal φ3 corresponding to the magnitude relationship.
To occur. This signal φ3 is supplied to the internal voltage generating circuit 13.
【００１０】内部電圧発生回路13は外部印加電源電圧Ｖ
CCとは異なる内部電圧Ｖint を発生するものであり、そ
の動作は上記信号φ３によって制御される。この内部電
圧発生回路13としては例えば、チャージポンプを用いた
昇圧回路や降圧回路等が使用される。The internal voltage generating circuit 13 has an externally applied power supply voltage V
It generates an internal voltage Vint different from CC, and its operation is controlled by the signal φ3. As the internal voltage generation circuit 13, for example, a booster circuit or a step-down circuit using a charge pump is used.
【００１１】電圧変換回路14は、閾値補償するための閾
値モニタ用のＭＯＳトランジスタを備えており、内部電
圧発生回路13で発生される内部電圧Ｖint の値が設定値
になったときに出力電圧φ２が上記基準電圧発生回路11
の基準電圧φ１と等しくなるように内部電圧Ｖint の電
圧変換を行うものである。The voltage conversion circuit 14 has a threshold monitor MOS transistor for threshold compensation, and when the value of the internal voltage Vint generated by the internal voltage generation circuit 13 reaches a set value, the output voltage φ2. Is the reference voltage generator 11
The voltage of the internal voltage Vint is converted so as to be equal to the reference voltage φ1.
【００１２】このような構成でなる回路では、内部電圧
制限回路12、内部電圧発生回路13及び電圧変換回路14か
らなる閉ループにより、内部電圧発生回路13で発生され
る内部電圧int が基準電圧φ１に比例した一定の値とな
るように制御される。このとき、電圧変換回路14の出力
電圧φ２は閾値モニタ用のＭＯＳトランジスタの閾値を
反映した値となっている。このため、内部電圧int の値
はこの閾値モニタ用のＭＯＳトランジスタの閾値に応じ
て変化する。すなわち、閾値モニタ用のＭＯＳトランジ
スタの閾値が高くなると電圧変換回路14の出力電圧φ２
はこれに応じて低くなる。このとき、内部電圧制限回路
12は内部電圧発生回路13の出力電圧intが高くなるよう
に制御する。一方、閾値モニタ用のＭＯＳトランジスタ
の閾値が低くなると電圧変換回路14の出力電圧φ２はこ
れに応じて高くなる。このとき、内部電圧制限回路12は
内部電圧発生回路13の出力電圧int が低くなるように制
御する。従って、内部電圧int の値は電圧変換回路14内
に設けられた閾値モニタ用のＭＯＳトランジスタの閾値
に応じた値となるように制御される。In the circuit having such a configuration, the internal voltage int generated in the internal voltage generating circuit 13 becomes the reference voltage φ1 by the closed loop including the internal voltage limiting circuit 12, the internal voltage generating circuit 13 and the voltage converting circuit 14. It is controlled so as to be a constant constant value. At this time, the output voltage φ2 of the voltage conversion circuit 14 has a value that reflects the threshold of the MOS transistor for threshold monitoring. Therefore, the value of the internal voltage int changes according to the threshold of the MOS transistor for threshold monitoring. That is, when the threshold value of the threshold monitor MOS transistor becomes high, the output voltage φ2 of the voltage conversion circuit 14 becomes
Will be correspondingly lower. At this time, the internal voltage limiting circuit
Reference numeral 12 controls the output voltage int of the internal voltage generation circuit 13 to be high. On the other hand, when the threshold of the MOS transistor for threshold monitoring becomes lower, the output voltage φ2 of the voltage conversion circuit 14 becomes higher accordingly. At this time, the internal voltage limiting circuit 12 controls so that the output voltage int of the internal voltage generating circuit 13 becomes low. Therefore, the value of the internal voltage int is controlled to be a value corresponding to the threshold value of the threshold monitor MOS transistor provided in the voltage conversion circuit 14.
【００１３】図２はこの発明の第１の実施例の構成を示
すブロック図であり、この発明をＤＲＡＭに実施した場
合である。なお、図１と対応する箇所には同じ符号を付
して説明を行う。FIG. 2 is a block diagram showing the configuration of the first embodiment of the present invention, which is a case where the present invention is applied to a DRAM. It should be noted that parts corresponding to those in FIG.
【００１４】この実施例において、前記内部電圧制限回
路12として電圧比較回路15が用いられており、かつ前記
内部電圧発生回路13として昇圧回路を含むワード線駆動
電圧発生回路16が用いられている。In this embodiment, a voltage comparing circuit 15 is used as the internal voltage limiting circuit 12, and a word line drive voltage generating circuit 16 including a booster circuit is used as the internal voltage generating circuit 13.
【００１５】また、上記ワード線駆動電圧発生回路16で
発生される内部電圧Ｖint は行デコーダ17にデータ書き
込み用の電圧として供給されている。この行デコーダ17
はデータの書き込み時に、アドレス信号に応じてこの内
部電圧Ｖint をワード線ＷＬに選択的に供給する。上記
ワード線ＷＬにはセルトランスファゲート用のＮチャネ
ルＭＯＳトランジスタ18とデータ記憶用のキャパシタ19
とからなるＤＲＡＭメモリセル20が接続されている。ま
た、このメモリセル20にはビット線ＢＬが接続されてい
る。The internal voltage Vint generated by the word line drive voltage generating circuit 16 is supplied to the row decoder 17 as a voltage for writing data. This row decoder 17
Supplies the internal voltage Vint selectively to the word line WL in response to an address signal when writing data. The word line WL has an N-channel MOS transistor 18 for cell transfer gate and a capacitor 19 for data storage.
A DRAM memory cell 20 composed of and is connected. The bit line BL is connected to the memory cell 20.
【００１６】前記電圧変換回路14内には、上記メモリセ
ル20内のセルトランスファゲート用のＭＯＳトランジス
タ18の閾値変動を補償するためにこのＭＯＳトランジス
タ18と等価な、すなわちチャネル長やチャネル幅等の寸
法が等しくされかつ閾値が等しくなるように等しいドー
ズ量でチャネルイオン注入が行われた閾値検出用のＮチ
ャネルＭＯＳトランジスタ21が設けられている。また、
電圧変換回路14内には、前記内部電圧Ｖint を分圧する
ための手段として例えば２個の抵抗22、23が設けられて
いる。In the voltage conversion circuit 14, in order to compensate the threshold variation of the MOS transistor 18 for cell transfer gate in the memory cell 20, the voltage conversion circuit 14 is equivalent to the MOS transistor 18, that is, the channel length, the channel width, etc. An N-channel MOS transistor 21 for threshold detection is provided in which channel ions are implanted with equal doses so that the dimensions are equal and the thresholds are equal. Also,
In the voltage conversion circuit 14, for example, two resistors 22 and 23 are provided as means for dividing the internal voltage Vint.
【００１７】上記ＭＯＳトランジスタ21のドレイン及び
ゲートは上記ワード線駆動電圧発生回路16の出力端に接
続されている。また、このＭＯＳトランジスタ21のソー
スと接地電圧との間には上記２個の抵抗22、23が接続さ
れ、両抵抗22、23の接続点から前記電圧φ２が出力され
る。The drain and gate of the MOS transistor 21 are connected to the output terminal of the word line drive voltage generation circuit 16. The two resistors 22 and 23 are connected between the source of the MOS transistor 21 and the ground voltage, and the voltage φ2 is output from the connection point of the resistors 22 and 23.
【００１８】このような構成でなるＤＲＡＭにおいて、
ワード線駆動電圧発生回路16で発生される内部電圧Ｖin
t の値は、メモリセル20内のセルトランスファゲート用
のＭＯＳトランジスタ18の閾値が設計値のときに、メモ
リセル20でデータの書き込みを行う際に十分な書き込み
特性が得られるような最小値に設定される。このとき、
セルトランスファゲート用のＭＯＳトランジスタ18の閾
値がプロセスのばらつきにより設計値からずれた場合、
電圧変換回路14内のＭＯＳトランジスタ21の閾値も上記
ＭＯＳトランジスタ18と同様にずれ、このずれの分だけ
ワード線駆動電圧発生回路16で発生される内部電圧Ｖin
t の値が補正されるので、データの書き込み時に、ワー
ド線ＷＬには常にメモリセル20で十分な書き込み特性が
得られるような電圧が供給される。In the DRAM having the above structure,
Internal voltage Vin generated by the word line drive voltage generation circuit 16
The value of t is set to a minimum value such that sufficient write characteristics can be obtained when writing data in the memory cell 20 when the threshold value of the MOS transistor 18 for cell transfer gate in the memory cell 20 is a design value. Is set. At this time,
When the threshold value of the MOS transistor 18 for the cell transfer gate deviates from the design value due to process variations,
The threshold value of the MOS transistor 21 in the voltage conversion circuit 14 also shifts similarly to the MOS transistor 18, and the internal voltage Vin generated in the word line drive voltage generation circuit 16 by the amount of this shift.
Since the value of t is corrected, when writing data, the word line WL is always supplied with a voltage such that the memory cell 20 can obtain sufficient write characteristics.
【００１９】なお、この実施例ではセルトランスファゲ
ート用のＭＯＳトランジスタ18の閾値がプロセスのばら
つきによって変化したときに内部電圧Ｖint の値が補正
される場合を説明したが、他の何等かの原因によってＭ
ＯＳトランジスタ18の閾値が変化した場合にも同様に内
部電圧Ｖint の値は補正されるものである。In this embodiment, the case where the value of the internal voltage Vint is corrected when the threshold value of the MOS transistor 18 for cell transfer gate changes due to the process variation has been described, but it may be due to some other cause. M
Even when the threshold value of the OS transistor 18 changes, the value of the internal voltage Vint is similarly corrected.
【００２０】図３はこの発明の第２の実施例の構成を示
すブロック図である。この実施例の場合にも、図１と対
応する箇所には同じ符号を付して説明を行う。この実施
例において、前記内部電圧制限回路12として図２の実施
例の場合と同様に電圧比較回路15が用いられており、前
記内部電圧発生回路13として内部昇圧回路24が用いられ
ている。FIG. 3 is a block diagram showing the configuration of the second embodiment of the present invention. Also in the case of this embodiment, the portions corresponding to those in FIG. In this embodiment, a voltage comparison circuit 15 is used as the internal voltage limiting circuit 12 as in the case of the embodiment of FIG. 2, and an internal booster circuit 24 is used as the internal voltage generating circuit 13.
【００２１】また、上記内部昇圧回路24で発生される内
部電圧Ｖint は外部印加電源電圧ＶCCを降圧して内部回
路に供給する降圧用のＮチャネルのＭＯＳトランジスタ
25のゲートに供給される。The internal voltage Vint generated in the internal booster circuit 24 is a step-down N-channel MOS transistor for stepping down the externally applied power supply voltage VCC and supplying it to the internal circuit.
Supplied to 25 gates.
【００２２】前記電圧変換回路14内には、上記降圧用の
ＮチャネルのＭＯＳトランジスタ25の閾値変動を補償す
るためにこのＭＯＳトランジスタ25と等価な構成の閾値
検出用のＮチャネルＭＯＳトランジスタ26が設けられて
いる。また、電圧変換回路14内には、内部昇圧回路24で
発生される内部電圧Ｖint を分圧するための手段として
図２の実施例の場合と同様に２個の抵抗22、23が設けら
れている。In the voltage conversion circuit 14, an N-channel MOS transistor 26 for detecting a threshold having a configuration equivalent to that of the MOS transistor 25 is provided in order to compensate the threshold variation of the N-channel MOS transistor 25 for step-down. Has been. Further, in the voltage conversion circuit 14, two resistors 22 and 23 are provided as a means for dividing the internal voltage Vint generated in the internal booster circuit 24 as in the case of the embodiment of FIG. .
【００２３】このような構成でなる回路では、外部印加
電圧源電圧ＶCCを降圧して内部回路に供給する際に、降
圧用のＭＯＳトランジスタ25の閾値がプロセスのばらつ
きによって変化したときに内部電圧Ｖint の値がその変
化による影響を打ち消すように補正される。これにより
内部回路には降圧用のＭＯＳトランジスタ25の閾値にか
かわらずに常に一定の降圧電圧が供給される。In the circuit configured as described above, when the externally applied voltage source voltage VCC is stepped down and supplied to the internal circuit, when the threshold value of the step-down MOS transistor 25 changes due to process variations, the internal voltage Vint is changed. The value of is corrected so as to cancel the influence of the change. As a result, a constant step-down voltage is always supplied to the internal circuit regardless of the threshold value of the step-down MOS transistor 25.
【００２４】図４はこの発明の第３の実施例の構成を示
すブロック図である。この実施例の場合にも、図１と対
応する箇所には同じ符号を付して説明を行う。この実施
例において、前記内部電圧制限回路12として図２の実施
例の場合と同様に電圧比較回路15が用いられている。ま
た、前記内部電圧発生回路13としてＰチャネルＭＯＳト
ランジスタ27からなる内部降圧回路28が用いられてい
る。そして、この内部降圧回路28で発生される内部電圧
Ｖint は内部回路に供給されている。FIG. 4 is a block diagram showing the configuration of the third embodiment of the present invention. Also in the case of this embodiment, the portions corresponding to those in FIG. In this embodiment, a voltage comparison circuit 15 is used as the internal voltage limiting circuit 12 as in the case of the embodiment of FIG. As the internal voltage generating circuit 13, an internal step-down circuit 28 composed of a P-channel MOS transistor 27 is used. The internal voltage Vint generated by the internal voltage down converter 28 is supplied to the internal circuit.
【００２５】前記電圧変換回路14内には、上記内部電圧
Ｖint が供給される図示しない内部回路内に設けられた
ＮチャネルのＭＯＳトランジスタの閾値変動を補償する
ためにこの内部ＭＯＳトランジスタと等価な構成の閾値
検出用のＮチャネルＭＯＳトランジスタ29が設けられて
いる。また、電圧変換回路14内には、内部降圧回路28で
発生される内部電圧Ｖint を分圧するための手段として
図２の実施例の場合と同様に２個の抵抗22、23が設けら
れている。In the voltage conversion circuit 14, the internal voltage Vint is supplied to the internal circuit (not shown) provided in the internal circuit (not shown) in order to compensate the threshold fluctuation of the MOS transistor of the channel. An N-channel MOS transistor 29 for detecting the threshold value is provided. Further, in the voltage conversion circuit 14, two resistors 22 and 23 are provided as a means for dividing the internal voltage Vint generated in the internal voltage down converter 28 as in the case of the embodiment of FIG. .
【００２６】このような構成でなる回路では、外部印加
電圧源電圧ＶCCを降圧して内部回路に供給する際に、内
部のＮチャネルのＭＯＳトランジスタの閾値がプロセス
のばらつきによって変化したときに内部電圧Ｖint の値
がその変化による影響を打ち消すように補正される。In the circuit having such a configuration, when the externally applied voltage source voltage VCC is stepped down and supplied to the internal circuit, the internal voltage is changed when the threshold value of the internal N-channel MOS transistor changes due to process variations. The value of Vint is corrected so as to cancel the influence of the change.
【００２７】次に上記各実施例回路の各回路部分の詳細
な構成を説明する。図５は、上記各実施例回路で使用さ
れる基準電圧発生回路11の詳細な構成を示している。Next, a detailed configuration of each circuit portion of each of the circuits of the above embodiments will be described. FIG. 5 shows a detailed configuration of the reference voltage generating circuit 11 used in each of the above-described embodiments.
【００２８】この基準電圧発生回路11は、前記のように
バイポーラトランジスタを用いたバンドギャップレファ
レンス回路や、チャネルイオン注入を行っていないＭＯ
Ｓトランジスタを用いてほぼ一定の電圧を発生する回路
等、種々の形式のものが考えられるが、この図５に示す
ものではバンドギャップレファレンス回路を用いてい
る。The reference voltage generating circuit 11 is, as described above, a bandgap reference circuit using a bipolar transistor, or an MO not performing channel ion implantation.
Various types are conceivable, such as a circuit for generating a substantially constant voltage by using an S transistor, but the one shown in FIG. 5 uses a bandgap reference circuit.
【００２９】この回路は、定電流源31、３個のｎｐｎ型
のバイポーラトランジスタ32、33、34及び３個の抵抗3
5、36、37を用いて構成されており、負の温度係数を持
つバイポーラトランジスタのエミッタ・ベース間電圧Ｖ
１と、バイポーラトランジスタに流れるエミッタ電流密
度に応じてＶ１の温度係数が変化することを利用して形
成された正の温度係数を持つ抵抗35における降下電圧Ｖ
２とを加算することによって温度依存性のない安定した
基準電圧φ１を得ることができる。This circuit comprises a constant current source 31, three npn-type bipolar transistors 32, 33 and 34 and three resistors 3.
The emitter-base voltage V of the bipolar transistor which has a negative temperature coefficient
1 and the voltage drop V in the resistor 35 having a positive temperature coefficient formed by utilizing the fact that the temperature coefficient of V1 changes according to the emitter current density flowing in the bipolar transistor.
By adding 2 and 2, it is possible to obtain a stable reference voltage φ1 having no temperature dependence.
【００３０】図６は上記基準電圧発生回路11の図５とは
異なる他の回路の詳細な構成を示している。図６（ａ）
のものは、抵抗41と直列接続されたｎ個のダイオード4
2，42，…とから構成されている。この回路において、
基準電圧φ１の値は各ダイオードの順方向電圧ＶF のｎ
倍の電圧と各ダイオードの等価オン抵抗の値で規定する
ことができる。図６（ｂ）のものは、図６（ａ）のダイ
オード42をＰチャネルのＭＯＳトランジスタ43に置き換
えたものであり、この場合にはＭＯＳトランジスタ43の
閾値Ｖthのｎ倍の電圧とＭＯＳトランジスタ43の等価オ
ン抵抗の値で規定することができる。図６（ｃ）のもの
は、図６（ｂ）の抵抗41をＰチャネルのＭＯＳトランジ
スタ44に置き換えたものである。図６（ｄ）のものは、
図６（ｃ）のＰチャネルのＭＯＳトランジスタ44、43を
それぞれＮチャネルのＭＯＳトランジスタ45、46に置き
換えたものである。FIG. 6 shows a detailed structure of another circuit of the reference voltage generating circuit 11 different from that shown in FIG. Figure 6 (a)
Is an n diode 4 connected in series with a resistor 41.
It consists of 2, 42 ,. In this circuit,
The value of the reference voltage φ1 is n of the forward voltage VF of each diode.
It can be specified by double the voltage and the equivalent on-resistance value of each diode. In FIG. 6B, the diode 42 of FIG. 6A is replaced with a P-channel MOS transistor 43. In this case, the voltage n times the threshold Vth of the MOS transistor 43 and the MOS transistor 43 are used. Can be specified by the equivalent on-resistance value of In FIG. 6C, the resistor 41 of FIG. 6B is replaced with a P-channel MOS transistor 44. In FIG. 6 (d),
The P-channel MOS transistors 44 and 43 in FIG. 6C are replaced with N-channel MOS transistors 45 and 46, respectively.
【００３１】このように基準電圧発生回路11として種々
の構成のものを使用することができる。また、基準電圧
発生回路11で発生される基準電圧φ１を、抵抗分圧等の
電圧変換手段によって電圧変換しても本質的には同じで
あることは明らかである。As described above, various configurations of the reference voltage generating circuit 11 can be used. Further, it is apparent that the reference voltage φ1 generated by the reference voltage generating circuit 11 is essentially the same even if the voltage is converted by a voltage converting means such as resistance voltage dividing.
【００３２】図７は図２、図３、図４中の電圧比較回路
15の詳細な構成を示している。この回路では、２個のＰ
チャネルのＭＯＳトランジスタ51、52と２個のＮチャネ
ルのＭＯＳトランジスタ53、54とから構成された周知の
ものであり、ＮチャネルのＭＯＳトランジスタ53、54の
両ゲートに上記電圧φ２とφ１がそれぞれ供給され、両
電圧の大小関係に応じた信号φ３がＭＯＳトランジスタ
52と54の接続点から出力される。FIG. 7 is a voltage comparison circuit shown in FIGS. 2, 3 and 4.
15 shows a detailed configuration of 15. In this circuit, two P
This is a well-known one composed of channel MOS transistors 51 and 52 and two N-channel MOS transistors 53 and 54, and the voltages φ2 and φ1 are supplied to both gates of the N-channel MOS transistors 53 and 54, respectively. The signal φ3 corresponding to the magnitude relationship between the two voltages is applied to the MOS transistor.
It is output from the connection point of 52 and 54.
【００３３】図８は図２中のワード線駆動電圧発生回路
16で使用される昇圧回路、又は図３中の内部昇圧回路24
の詳細な構成を示している。昇圧回路には種々の形式の
ものがあるが、ここでは一例としてチャージポンプ型昇
圧回路を示している。このチャージポンプ型昇圧回路
は、クロック発振器６１と、バッファ回路６２及びチャ
ージポンプ回路63とから構成されている。この例はクロ
ック発振器61として最も簡単な場合であり、５段リング
発振器が用いられている。すなわち、それぞれＰチャネ
ルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジ
スタからなる５個のＣＭＯＳインバータ71、72、73、7
4、75が多段接続されており、終段のインバータ75の出
力が初段のインバータ71に帰還されている。そして、初
段のインバータ71のＮチャネル側のＭＯＳトランジスタ
のソースと接地電圧との間には、ゲートに前記電圧比較
回路15の出力信号φ３が供給されるＮチャネルのＭＯＳ
トランジスタ76のソース・ドレイン間が挿入されてい
る。また、２段目のインバータ72のＰチャネル及びＮチ
ャネルのＭＯＳトランジスタのゲート共通接続点と外部
印加電源電圧ＶCCとの間には、ゲートに上記信号φ３が
供給されるＰチャネルのＭＯＳトランジスタ77のソース
・ドレイン間が挿入されている。FIG. 8 shows the word line drive voltage generating circuit in FIG.
Booster circuit used in 16 or internal booster circuit 24 in FIG.
3 shows the detailed configuration of the. Although there are various types of booster circuits, a charge pump type booster circuit is shown here as an example. This charge pump type booster circuit includes a clock oscillator 61, a buffer circuit 62 and a charge pump circuit 63. This example is the simplest case as the clock oscillator 61, and a 5-stage ring oscillator is used. That is, five CMOS inverters 71, 72, 73, 7 each consisting of a P-channel MOS transistor and an N-channel MOS transistor
Four and 75 are connected in multiple stages, and the output of the final stage inverter 75 is fed back to the first stage inverter 71. Then, between the source of the N-channel side MOS transistor of the first stage inverter 71 and the ground voltage, the output signal φ3 of the voltage comparison circuit 15 is supplied to the gate of the N-channel MOS transistor.
The transistor 76 is inserted between the source and drain. Between the common gate connection point of the P-channel and N-channel MOS transistors of the second-stage inverter 72 and the externally applied power supply voltage VCC, the P-channel MOS transistor 77 having the signal φ3 supplied to its gate is connected. Between the source and drain is inserted.
【００３４】そして、３段目のインバータ73の出力がバ
ッファ回路62に供給される。このバッファ回路62は直列
接続された２個のインバータ78、79によって構成され、
その出力はチャージポンプ回路63に供給される。The output of the third stage inverter 73 is supplied to the buffer circuit 62. The buffer circuit 62 is composed of two inverters 78 and 79 connected in series,
The output is supplied to the charge pump circuit 63.
【００３５】チャージポンプ回路63はキャパシタ80と２
個のダイオード81、82を用いた周知のものである。この
ような構成でなる昇圧回路において、信号φ３が“Ｌ”
レベルのとき、クロック発振器61内の初段のインバータ
71に接続されたＮチャネルのＭＯＳトランジスタ76はオ
フ状態であり、このインバータ71には電流が流れないの
で発振動作しない。このとき、２段目のインバータ72に
接続されているＰチャネルのＭＯＳトランジスタ77はオ
ン状態になっており、この２段目のインバータ72の入力
信号の初期値は“Ｈ”レベルに設定されている。The charge pump circuit 63 includes capacitors 80 and 2
This is a well-known one using a single diode 81, 82. In the booster circuit configured as above, the signal φ3 is "L".
When the level is, the first stage inverter in the clock oscillator 61
The N-channel MOS transistor 76 connected to 71 is in the off state, and no current flows through this inverter 71, so that it does not oscillate. At this time, the P-channel MOS transistor 77 connected to the second-stage inverter 72 is in the ON state, and the initial value of the input signal of the second-stage inverter 72 is set to the “H” level. There is.
【００３６】電圧比較回路15の出力信号φ３が“Ｈ”レ
ベルになると、クロック発振器61の動作が開始される。
すなわち、信号φ３が“Ｈ”レベルになり、初段のイン
バータ71に接続されたＮチャネルのＭＯＳトランジスタ
76がオン状態になると、このインバータ71が動作可能に
なる。このとき、予め２段目のインバータ72の入力信号
の初期値は“Ｈ”レベルに設定されており、終段のイン
バータ75の出力信号は“Ｈ”レベルに設定されているた
め、インバータ71が動作することによってこの“Ｈ”レ
ベルの信号が反転されて２段目のインバータ72に供給さ
れる。この時、上記初期値設定用のＰチャネルのＭＯＳ
トランジスタ67はオフ状態になっているため、２段目の
インバータ72に対する入力信号が順次反転され、発振動
作が起こる。従って、上記ＭＯＳトランジスタ76は発振
動作を制御するスイッチとして働き、またＭＯＳトラン
ジスタ77は発振の停止時に各インバータに初期値を与え
るためのスイッチとして働く。なお、上記ＭＯＳトラン
ジスタ77は必ずしも必要なものではなく、従ってこのＭ
ＯＳトランジスタ77は省略することもできる。When the output signal φ3 of the voltage comparison circuit 15 becomes "H" level, the operation of the clock oscillator 61 is started.
That is, the signal φ3 becomes the “H” level, and the N-channel MOS transistor connected to the first-stage inverter 71 is connected.
When the 76 is turned on, the inverter 71 becomes operable. At this time, the initial value of the input signal of the second-stage inverter 72 is set to the “H” level in advance, and the output signal of the final-stage inverter 75 is set to the “H” level. By operating, this "H" level signal is inverted and supplied to the second-stage inverter 72. At this time, the P-channel MOS for initial value setting
Since the transistor 67 is in the off state, the input signal to the second-stage inverter 72 is sequentially inverted, and the oscillation operation occurs. Therefore, the MOS transistor 76 functions as a switch for controlling the oscillation operation, and the MOS transistor 77 functions as a switch for giving an initial value to each inverter when the oscillation is stopped. It should be noted that the MOS transistor 77 is not always necessary, and therefore this M
The OS transistor 77 can be omitted.
【００３７】バッファ回路62は、クロック発振器61で得
られた発振信号よりチャージポンプ回路63内のキャパシ
タ80を駆動するに十分な電流を供給するために設けられ
ている。The buffer circuit 62 is provided to supply a sufficient current for driving the capacitor 80 in the charge pump circuit 63 from the oscillation signal obtained by the clock oscillator 61.
【００３８】また、チャージポンプ回路63において、ダ
イオード81はバッファ回路62からの出力信号が“Ｈ”
（ＶCC）レベルから“Ｌ”（接地）レベルに低下する際
に、外部印加電源電圧ＶCCの回路点からキャパシタ80へ
正の電荷を流し、逆にバッファ回路62からの出力信号が
“Ｌ”レベルから“Ｈ”レベルに上昇する際には電荷の
流れを阻止するように働く。同様に、ダイオード82はバ
ッファ回路62からの出力信号が“Ｈ”レベルから“Ｌ”
レベルに低下する際に、Ｖint からの電荷の流れを阻止
し、逆にバッファ回路62からの出力信号が“Ｌ”レベル
から“Ｈ”レベルに上昇する際には正の電荷をＶint 側
に流すように働く。従って、正の電荷はＶCCからＶint
へと流れ、Ｖint はＶCCよりも高くなる。In the charge pump circuit 63, the output signal from the buffer circuit 62 of the diode 81 is "H".
When the (VCC) level is lowered to the "L" (ground) level, positive charge is caused to flow from the circuit point of the externally applied power supply voltage VCC to the capacitor 80, and conversely the output signal from the buffer circuit 62 is at the "L" level. When it rises from "H" to "H" level, it works to block the flow of charges. Similarly, in the diode 82, the output signal from the buffer circuit 62 changes from "H" level to "L".
When it falls to the level, it blocks the flow of charges from Vint, and conversely, when the output signal from the buffer circuit 62 rises from the "L" level to the "H" level, positive charges flow to the Vint side. Work like. Therefore, the positive charge is from Vcc to Vint
And Vint goes above Vcc.
【００３９】図８に示したチャージポンプ回路は最も単
純な例であり、この他の構成のチャージポンプ回路を用
いて昇圧された電圧を発生させるようにようにしてもよ
い。例えば２相のクロック信号で制御されるようなもの
等も使用できる。The charge pump circuit shown in FIG. 8 is the simplest example, and a boosted voltage may be generated using a charge pump circuit having another configuration. For example, a device controlled by a two-phase clock signal can be used.
【００４０】図９は上記図２の実施例回路中の電圧変換
回路14の他の詳細な構成を示している。図９（ａ）のも
のは、前記ＭＯＳトランジスタ21と内部電圧Ｖint との
間に抵抗91を挿入したものである。また、図９（ｂ）の
ものはＭＯＳトランジスタ21と抵抗23との間に接続され
ていた前記抵抗22を、内部電圧Ｖint とＭＯＳトランジ
スタ21との間に接続し直したものである。なお、図３、
図４の各実施例でも上記図９に示すような構成の電圧変
換回路を用いることができる。FIG. 9 shows another detailed structure of the voltage conversion circuit 14 in the embodiment circuit of FIG. In FIG. 9A, a resistor 91 is inserted between the MOS transistor 21 and the internal voltage Vint. In FIG. 9B, the resistor 22 connected between the MOS transistor 21 and the resistor 23 is reconnected between the internal voltage Vint and the MOS transistor 21. Note that FIG.
Also in each of the embodiments shown in FIG. 4, the voltage conversion circuit having the configuration shown in FIG. 9 can be used.
【００４１】[0041]
【発明の効果】以上説明したようにこの発明によれば、
内部電圧発生回路で発生される電圧を電源電圧として用
いる内部回路におけるＭＯＳトランジスタの閾値変動に
よる悪影響を防止することができる半導体集積回路を提
供することができる。As described above, according to the present invention,
It is possible to provide a semiconductor integrated circuit capable of preventing an adverse effect due to a threshold variation of a MOS transistor in an internal circuit that uses a voltage generated by an internal voltage generation circuit as a power supply voltage.
【図１】この発明の半導体集積回路の要部の基本的な構
成を示すブロック図。FIG. 1 is a block diagram showing a basic configuration of a main part of a semiconductor integrated circuit according to the present invention.
【図２】この発明の第１の実施例のブロック図。FIG. 2 is a block diagram of the first embodiment of the present invention.
【図３】この発明の第２の実施例のブロック図。FIG. 3 is a block diagram of a second embodiment of the present invention.
【図４】この発明の第３の実施例のブロック図。FIG. 4 is a block diagram of a third embodiment of the present invention.
【図５】第１、第２及び第３の各実施例回路中の基準電
圧発生回路の詳細な構成を示す回路図。FIG. 5 is a circuit diagram showing a detailed configuration of a reference voltage generating circuit in each of the circuits of the first, second and third embodiments.
【図６】基準電圧発生回路の他の詳細な構成を示す回路
図。FIG. 6 is a circuit diagram showing another detailed configuration of the reference voltage generating circuit.
【図７】第１、第２及び第３の各実施例回路中の電圧比
較回路の詳細な構成を示す回路図。FIG. 7 is a circuit diagram showing a detailed configuration of a voltage comparison circuit in each of the first, second and third embodiment circuits.
【図８】図２中のワード線駆動電圧発生回路で使用され
る昇圧回路、又は図３中の内部昇圧回路の詳細な構成を
示す回路図。8 is a circuit diagram showing a detailed configuration of a booster circuit used in the word line drive voltage generation circuit in FIG. 2 or an internal booster circuit in FIG.
【図９】図２の実施例回路中の電圧変換回路の他の詳細
な構成を示す回路図。9 is a circuit diagram showing another detailed configuration of the voltage conversion circuit in the embodiment circuit of FIG.
11…基準電圧発生回路、12…内部電圧制限回路、13…内
部電圧発生回路、14…電圧変換回路、15…電圧比較回
路、16…ワード線駆動電圧発生回路、17…行デコーダ、
18…セルトランスファゲート用のＭＯＳトランジスタ、
19…データ記憶用のキャパシタ、20…ＤＲＡＭメモリセ
ル、21，26，29…閾値検出用のＭＯＳトランジスタ、2
2，23…抵抗、24…内部昇圧回路、25…降圧用のＭＯＳ
トランジスタ、28…内部降圧回路、61…クロック発振
器、62…バッファ回路、63…チャージポンプ回路。11 ... Reference voltage generation circuit, 12 ... Internal voltage limiting circuit, 13 ... Internal voltage generation circuit, 14 ... Voltage conversion circuit, 15 ... Voltage comparison circuit, 16 ... Word line drive voltage generation circuit, 17 ... Row decoder,
18 ... MOS transistor for cell transfer gate,
19 ... Capacitor for data storage, 20 ... DRAM memory cell, 21, 26, 29 ... MOS transistor for threshold detection, 2
2, 23 ... Resistance, 24 ... Internal boosting circuit, 25 ... Step-down MOS
Transistor, 28 ... Internal step-down circuit, 61 ... Clock oscillator, 62 ... Buffer circuit, 63 ... Charge pump circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｇ 3/20 Ｚ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822 H03G 3/20 Z
Claims (7)
路であって、 外部印加電源電圧とは異なる内部電圧を発生する内部電
圧発生手段と、 閾値をモニタするためのＭＯＳトランジスタを含み、上
記内部電圧発生手段で発生される内部電圧の値がこの閾
値モニタ用のＭＯＳトランジスタの閾値に応じて変化す
るように上記内部電圧発生手段を制御する制御手段とを
具備し、 上記制御手段は、上記閾値モニタ用のＭＯＳトランジス
タの閾値が高い場合には上記内部電圧発生手段で発生さ
れる内部電圧の値を高くし、上記閾値モニタ用のＭＯＳ
トランジスタの閾値が低い場合には上記内部電圧発生手
段で発生される内部電圧の値を低くするように制御する
ことを特徴とする半導体集積回路。1. A semiconductor integrated circuit formed on a semiconductor substrate, comprising: an internal voltage generating means for generating an internal voltage different from an externally applied power supply voltage; and a MOS transistor for monitoring a threshold value. The control means controls the internal voltage generating means so that the value of the internal voltage generated by the voltage generating means changes according to the threshold value of the threshold monitoring MOS transistor. When the threshold value of the monitor MOS transistor is high, the value of the internal voltage generated by the internal voltage generating means is increased to increase the threshold monitor MOS.
A semiconductor integrated circuit, wherein when the threshold value of a transistor is low, the value of the internal voltage generated by the internal voltage generating means is controlled to be low.
が、前記内部電圧発生手段を制御する制御手段のフィー
ドバックループ内に含まれていることを特徴とする請求
項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the threshold value monitor MOS transistor is included in a feedback loop of a control unit that controls the internal voltage generation unit.
ことを特徴とする請求項１又は２に記載の半導体集積回
路。3. The semiconductor integrated circuit according to claim 1, wherein the internal voltage generating means is a booster circuit.
ことを特徴とする請求項１又は２に記載の半導体集積回
路。4. The semiconductor integrated circuit according to claim 1, wherein the internal voltage generating means is a step-down circuit.
に用いられる電圧を発生するものであり、前記閾値モニ
タ用のＭＯＳトランジスタはダイナミック型メモリセル
のセルトランスファゲート用のＭＯＳトランジスタと等
価な構成されていることを特徴とする請求項１又は２に
記載の半導体集積回路。5. The internal voltage generating means generates a voltage used for driving a word line, and the MOS transistor for threshold monitoring is equivalent to a MOS transistor for cell transfer gate of a dynamic memory cell. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is provided.
電圧が内部降圧電圧を発生するＭＯＳトランジスタのゲ
ートに供給されており、前記閾値モニタ用のＭＯＳトラ
ンジスタは上記内部降圧電圧発生用のＭＯＳトランジス
タと等価な構成されていることを特徴とする請求項１又
は２に記載の半導体集積回路。6. The internal voltage generated by the internal voltage generating means is supplied to the gate of a MOS transistor for generating an internal step-down voltage, and the threshold monitoring MOS transistor is the internal step-down voltage generating MOS transistor. 3. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit has a configuration equivalent to.
路であって、 制御信号に応じて動作が制御され、外部印加電源電圧と
は異なる内部電圧を発生する内部電圧発生手段と、 閾値をモニタするためのＭＯＳトランジスタを含み、上
記内部電圧発生手段で発生された内部電圧を、その値が
この閾値モニタ用のＭＯＳトランジスタの閾値に応じて
変化すると共に内部電圧よりも低いレベルの電圧に変換
する電圧変換手段と、 基準電圧を発生する基準電圧発生手段と、 上記基準電圧と上記電圧変換手段で変換された電圧とを
比較してその大小関係に応じた信号を発生し、上記内部
電圧発生手段に対して制御信号として供給する電圧比較
手段とを具備したことを特徴とする半導体集積回路。7. A semiconductor integrated circuit formed on a semiconductor substrate, the operation of which is controlled according to a control signal, and an internal voltage generating means for generating an internal voltage different from an externally applied power supply voltage, and a threshold value monitor. For converting the internal voltage generated by the internal voltage generating means into a voltage whose value changes according to the threshold value of the MOS transistor for threshold value monitoring and which is lower than the internal voltage. The voltage converting means, the reference voltage generating means for generating the reference voltage, and the reference voltage and the voltage converted by the voltage converting means are compared with each other to generate a signal corresponding to the magnitude relationship, and the internal voltage generating means is used. And a voltage comparison means for supplying a control signal to the semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225337A JPH0778471A (en) | 1993-09-10 | 1993-09-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225337A JPH0778471A (en) | 1993-09-10 | 1993-09-10 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778471A true JPH0778471A (en) | 1995-03-20 |
Family
ID=16827774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225337A Pending JPH0778471A (en) | 1993-09-10 | 1993-09-10 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778471A (en) |
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1993
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