JPS6298633A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［技術分野］ 本発明は、半導体装置に関するものであり、特に、半導
体装置の電極に適用して有効な技術に関するものである
。 ［背景技術］ マイクロコンピュータ又はメモリ等のチップをプリント
基板等に直接マウントし、モジュールを形成することが
考えられている。チップと基板りの配線とは、リード又
はボンディングワイヤ等の外部リードによって、電気的
に接続する必要がある。このために、チップ上には外部
端子としての（ボンディング）パッドが設けられる。 本発明者は、チップ上のパッドと基板上の配線との接続
について検討した結果１次の問題点を見出した。すなわ
ち、チップに対して、そのウェーハ製造工程の最終段階
において、？！！気的な動特性及び静特性を潤定するプ
ローブ検査がなされる。 プローブ検査は、通常、チップの周囲に配置されるボン
デイングパツドを用いてなされる。このため、ボンデイ
ングパツドを構成する導電層が著しく損傷し、上記リー
ド又はボンディングワイヤとの接続に不良が生ずる場合
がある。 また１本発明者の検討によれば、高集積化のためあるい
はパッドとリード又はボンディングワイヤの接着面積を
増すため等には、パッドをＭＯＳＦＥＴ等の半導体素子
の形成された領域（アクティブエリア）上に形成するの
が有効である。しがし、」二連したプローブ検査の際、
その下の半導体素子に損傷を与えてしまうという問題が
ある。 なお、プリント基板上に直接、チップをマウン１−シた
例は１例えば１日経マグロウヒル社発行、１１経エレク
トロニクス、１９８１年３月２日号、ｐ　＋、　３８〜
１４０に示されている。 ［発明の目的コ 本発明の目的は、半導体チップと外部リードとの電気的
接続を高い信頼度で行うことにある。 本発明の他の目的は、半導体チップの外部端子を半導体
チップ内の半導体素子上に形成することにある。 本発明の他の目的は、半４体チップの外部ｆｆｉ％を半
導体チップ上の任意の位置に配置することが可能な技術
を提供することにある。 本発明の他の目的は、半導体チップの外部ｆｆｉ極を検
査の後に形成することが可能な技術を提供することにあ
る。 本発明の他の目的は、半導体装置の電気的信頼性の向−
ヒを図る技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 ［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、半導体チップの外部電極（端子）をプローブ
検査用電極とは別に設けるものである６以下１本発明の
構成について、実施例とともに説明する。 ［実施例Ｉコ 第１図はチップのボンデイングパツド近辺の断面図であ
り、第２図は主にプローブ検査用パッドとボンデイング
パツドとを示したチップの平面図である。 第１図に示すように、本実施例のチップはＰ−型単結晶
シリコンからなる半導体基板１からなる。 基板ｌの表面に形成された素子分離領域としての酸化シ
リコン膜からなるフィールド絶縁膜２と、このフィール
ド絶縁膜２の下のＰ型チャネルストッパ領域３とによっ
て、Ｍ　Ｉ　Ｓ　ＦＥＴ等の半導体素子を設けるための
素子領域が規定される。ＭＩＳＦＥＴは、多結晶シリコ
ン１摸からなるゲート電極４、酸化シリコン膜からなる
ゲート絶縁膜５、ソース、ドレイン領域であるｒｌ”型
半導体領域６からなる。なお、ゲート電極５は、多結晶
シリコン膜に限定されろものではなく、例えば多結晶シ
リコン膜のトにＭｏ、Ｗ、Ｔａ、Ｔ　ｉ等の高融点金属
膜又はそのシリサイド膜を設けた２層膜としてもよい。 また、前記高融点金属膜又はそのシリサイド膜のみでゲ
ート電極５を構成してもよい。チップの周辺部にｎ３型
半導体領域６Ａを設けている。 ｎ゛型半導体領域６Ａの外側にチップの辺に沿って。 ウェハを個々のチップに分割するためのダイシング領域
（スクライブ領域）７がある。ダイシング領域７にはｎ
°型半導体領域６Ｂが設けられている。 ＭＩＳＦＥＴを覆うように基板１上にリンシリケートガ
ラス（ＰＳＧ）膜からなる絶縁膜８を設けている。Ｍ　
Ｉ　Ｓ　ＦＥＴのソース、ドレイン領域、すなわちｎ°
型半導体領域６の上の部分のゲート絶縁膜５及び絶縁膜
８を選択的に除去して接続孔９を形成している。絶１＃
膜８上には、１層目のアルミニウム層からなる導電層１
０が形成される。ソース、ドレイン領域であるｎ゛型半
導体領域６には前記接続孔９を通して導電層ｌＯが接続
される。 この導電層１０は、ｎ°型半導体領域６に電源電位Ｖｃ
ｃ（例えば５［Ｖ］）又は回路の接地電位■ｓｓ（例え
ばＯ［Ｖ］　）を印加し、あるいはＭＩＳ　Ｆ　Ｅ　Ｔ
間を電気的に接続している。また、導電層１０はプロー
ブ検査用パッドＩＯＰを構成する。 本実施例では、１層目のアルミニウム層からなるプロー
ブ検査用パッド１０Ｐをチップ、すなわち基板１の外周
部のフィールド絶縁膜２の上に配置している。このプロ
ーブ検査用パッド１０Ｐは、製造工程の最終段階で行な
われるプローブ検査、すなわちチップの電気的特性を試
験するための電極として用いる。プローブ検査用パッド
ＩＯＰの膜厚は、１［μｍｌ程度である。また、プロー
ブ検査用パッドｔｏｐは、例えば、ＭＩＳＦＥＴのドレ
イン領域であるｎ゛型半導体領域６に接続孔９Ａを通し
て接続している。 この実施例ではプローブ検査用パッド１０　Ｐを第１層
目のアルミニウム層ｌＯとして図示しているが、プロー
ブ検査用パラ＋：　ｔ　ｏ　ｐはメモリ、人出カバソフ
ァ、論理グー１−１入出力アンプ等の内部回路のＭ　Ｉ
　Ｓ　ＦＥＴ間を接続しているアルミニ　；ラム配線の
うち、最」二層のアルミニウム配線と同層のアルミニウ
ム層からなる。 プローブ検査用パット１０　Ｐ及び導電層１（）をプラ
ズマＣＶＤによる窒化シリコン膜からなる絶縁膜１１が
覆っている。絶縁膜１１の膜１グは、Ｉ［μｍｌ程度で
ある。 絶縁膜１１のプローブ検査用パッド１０Ｆ）のヒの部分
を選択的に除去して開口１２を形成している。この間口
１２を通してテスタのプローブをプローブ検査用パッド
１０Ｐに当てる。 絶縁膜１１の上に例えばプラズマＣＶＤによる窒化シリ
コン膜からなる絶縁膜１３を設けている。 絶縁膜１３の膜厚は１　［μｍｌ程度である。絶縁膜１
３は、開口１２において絶縁膜１１から露出しているプ
ローブ検査用パッドＩＯＰの上面を覆っている。 本実施例では絶縁膜１３を基板１のダイシングエリア７
の上にも設けている。したがって、ダイシングエリア７
は絶縁膜１３で覆れている。すなわち、基板ｌの少なく
とも上面には露出した部分がない。このため、後述する
ボンデングパッド１５に接続される導電性ワイヤ１８（
第３図参照）が基板１とショートすることがなくなる。 絶縁膜１１及び前記絶縁膜１３のプローブ検査用パッド
ＩＯＰの端部の上の部分を選択的に除去することによっ
て接続孔１４を形成している。この接続孔１４を通して
、第２層目のアルミニウム層からなるボンデイングパツ
ド１５がプローブ検査用パッドＩＯＰに接続している。 すなわち、ボンデイングパツド１５は、プローブ検査用
パッドＬＯＰより上層のアルミニウム層つまり基板１上
の最上層のアルミニウム層からなる。ボンデイングパッ
ド１５の膜厚は、１［μｍ］程度である。 ボンデイングパツド１５は、基板１のＭＩＳＦＥＴ等の
半導体素子が設けられる領域、すなわち素子形成領域（
アクティブ領域）の玉に設けである。 ボンデイングパツド１５は、プローブ検査用パッドＩＯ
Ｐあるいはこれに連続して延在する導電層１０を通って
Ｍ　Ｉ　Ｓ　ＦＥＴのドレイン６に接続している。すな
わち、プローブ検査用パッド１０　Ｐ　。 又はこれとＭ　Ｉ　Ｓ　ＦＥＴを接続するための配線は
ボンデイングパツド１５をＭＩＳＦＥＴのドレイン６に
接続するための導電層として使用される。 なお、ボンデイングパツド１５はＭ　ｒ　Ｓ　Ｆ　Ｅ　
Ｔのゲート電極４に接続されてもよい。 一方、ボンデイングパツド１５はその全面が露出してい
る。すなわち、ボンデイングパツド１５の上に保護膜を
設けていない。導電性リード１８（第３図参照）とボン
デイングパツド１５との接続を容易にするためである。 第２図に示すように、本実施例では、プローブ検査用パ
ッドＬＯＰをチップ、すなわち基板１の周辺に沿って複
数個設けている。プローブ検査用パッドＩＯＰの一辺の
長さは１００［μｍ］程度である。一方、ボンデイング
パツド１５の一辺の長さは１　［ｍｍ１程度である。す
なわち、ボンデイングパツド１５をプローブ検査用パッ
ドＬＯＰより大きくしている。したがって、導電性リー
ド１８（第３図参照）とボンデイングパツド１５との合
せ余裕が大きくなるので、その導電性リード１８とボン
デイングパツド１５との接続を容易に行うことができる
。また、導電性リード１Ｂとボンデイングパツド１５と
の接着面積が増大するので、それらの接着の信頼性が向
上する。また、ボンディングに高精度の技術や装置を必
要としない。 なお、第２図において二点鎖線で囲み符号Ａを付した部
分はＲＯＭ　（リードオンリーメモリ）領域である。同
様に二点鎖線で囲み符Ｂを付した部分はＲＡＭ　（ラン
ダムアクセスメモリ）領域、符号Ｃを付した部分はＣＰ
Ｕ（中央処理装置）及びタイマ等ロジック領域である。 本実施例では、プローブ検査用パッド１０Ｐと別に、ボ
ンデイングパツド１５を一つのチップについて６個設け
ている。これらの６個のボンデイングパツド１５のそれ
ぞれは、４０個のプローブ検査用パッドｌＯＰのなかの
ある特定の６個のプローブ検査用パッドＬＯＰに導電層
１０あるいは導電ＷＪ１６を通して接続している。導電
層１６はボンデイングパツド１５と同層（２層目）のア
ルミニウム層、すなわち最上層のアルミニ９１１層が４
なる。導電層１６は、主にアクティブ領域の上の最上層
の絶縁膜１３上を延在し、また一端はボンデイングパツ
ド１５と一体に形成してあり、他端は前記選択したプロ
ーブ検査用パッド１０　Ｐ　ニ接続孔１４を通して接続
している。なお、第１図には導電層１６を図示していな
い。 選定したプローブ検査用パッドＩＯＰ以外のプローブ検
査用パッドＩＯＰには、ボンデイングパツド１５を接続
していない。このため接続孔１４もその選定されたプロ
ーブ検査用パッドＩＯＰの上部にのみ設けである。 なお、ボンデングパッド１５の数は６個に限定されるも
のではない。また、前記６個のボンデイングパツド１５
の基板１上における配には前記の配置に限定されない。 すなわち、６個のボンデイングパツド１５はチップｌ上
の任意の位置に配置することができる。これは、プロー
ブ検査用パッド１０Ｐとは別に、ボンデイングパツド１
５を設けたことによる。導電層１６のレイアウトは、ボ
ンデイングパツド１５と選択したプローブ検査用パッド
ｌＯＰとを接続し易いように配置すればよい、ボンデイ
ングパツド１５が接続されるプローブ検査用パッドＩＯ
Ｐをチップｌ上のどこに配置するかは任意である。 チップ１を内蔵したモジュールの断面を第３図に示す。 第３図において、１７は例えばガラス繊維入りエポキシ
樹脂からなるプリント基板であり、チップ（基板ｌ）を
内蔵している。１８は例えば銅合金からなる導電性ワイ
ヤ（外部リード）であり。 この導電性ワイヤ１８によってチップ（基板１）のボン
デイングパツド１５とプリント基Ｆｉ１７の電極１９と
を接続している。導電性ワイヤ１８はチップ１のボンデ
イングパツド１５に接着している。 第２図において説明したように、ボンデイングパツド１
５の位置を任意に変更できるようにしたことにより、導
電性ワイヤ１８の平面的なレイアウトを容易に変更する
ことができる。 ２０は樹脂からなる表面材であり、この表面材２０によ
ってチップｌを封止している。 次に、本実施例の主にプローブ検査用パッド１０Ｐとボ
ンデイングパツド１５の製造方法を説明する。 第４図乃至第１１図は本実施例の製造工程におけるチッ
プｌのプローブ検査用パッドＬＯＰ及びボンデイングパ
ツド１５周辺の断面図である。 第４図に示すように、ｉ型半導体基板１に周知の技術に
よってフィールド絶縁膜２、ｐ型チャネルストッパ領域
３を形成する。さらに、周知の技術によってゲート絶縁
膜５．ゲート電極４．ソース、ドレイン領域であるｎ９
型半導体領域６．６Ａ及びダイシングエリアのｎ゛型半
導体領域６Ｂが形成される。 次に、例えばＣＶＤによって基板１上全面にＰＳＧ膜か
らなる絶縁膜８を形成する。ソース、ドレイン領域であ
るｎ°型半導体領域６上の絶縁膜８及び絶縁膜５をエツ
チングによって選択的に除去して、第５図に示すように
、接続孔９，９Ａを形成する。このとき同時に、本実施
例では、ダイシングを容易にするため、ダイシングエリ
ア７における絶縁膜８及び絶縁膜５をレジスト膜を用い
たエツチングによって選択的に除去している。しかし、
ダイシングエリア領域７の絶縁膜８及び絶縁膜５を必ず
しも除去する必要はない。次に、例えばスパッタによっ
て基板１上の全面に１層目のアルミニウム層を形成し、
このアルミニウム層をエツチングによって選択的に除去
して導電層ｌＯ及びプローブ検査用パッドＬＯＰを形成
する。アルミニュウム層の膜厚は、■　［μｍ］程度に
する。 プローブ検査用パッド１０Ｐは、既に述べたようにチッ
プｌの周辺部のフィールド絶縁膜２の上部に形成する。 次に、例えばプラズマＣＶＤによって基板１上全面に窒
化シリコン膜からなる絶縁膜１１を形成する。膜厚はｌ
　［μｍ］程度にする。次に１例えばプラズマエツチン
グによって、プローブ検査用パッドＬＯＰの上の絶縁膜
１１を選択的に除去して開口１２を形成する。このとき
、特に制限されないが、絶縁膜８と同様に、ダイシング
エリア７上の絶縁膜１１を除去する。開口１２の平面パ
ターンは、第２図に示したプローブ検査用パッド１０Ｐ
と同様に正方形状あるいは長方形状をしている。 次に、第７図に示すように、プローブ検査用パッド１０
Ｐの開口１２から露出している表面し；テスター（図示
していない）のプローブＰを押し当ててプローブ検査を
実施する。プローブ検査用パッドＩＯＰは、本実施例で
は第２図に示したように、基板１の４辺部に１０個づつ
、計４０個設けている。この４０個全方のプローブ検査
用パッド１０ＰにプローブＰが当てられる。プローブ検
査用パッド１０Ｐがチップ１周辺のＭ　Ｉ　Ｓ　ＦＥＴ
等の半導体素子を設けていない領域、すなわちフィール
ド絶縁膜２の上に設けであるので、プローブＰによって
ＭＩＳＦＥＴ等の半導体素子が損傷することがない。す
なわち、半導体装置の信頼性の向上を図ることができる
。 次に、第８図に示すように１例えばプラズマＣＶＤよっ
て基板１上の全面に窒化シリコン膜からなる絶縁膜１３
を形成する。プローブ検査用パッドＩＯＰは絶縁膜１３
によって覆われる。絶縁膜１３の膜厚は１　［μｍコ程
度にする。絶縁膜１３はダイシングエリア７上にも形成
される。これにより、シリコン表面が露出することはな
い。 次に、第９図に示すように、例えばプラズマエツチング
によってプローブ検査用パッドＩＯＰの端部、あるいは
これに接続された配線１０の一部の絶縁膜１１及び１３
を選択的に除去して接続孔１４を形成する。接続孔１４
は、第２図に示したように全てのプローブ検査用パッド
ｌＯＰに対応して設けられるものではなく、選択された
６個のプローブ検査用パッドＩＯＰに対してのみ形成さ
れる。 次に、第１０図に示すように、例えばスパッタによって
基板ｌ上の全面に２層目のアルミニウム層１５Ａを形成
する。アルミニウム層１５Ａの膜厚はｌ　［μｍ］程度
にする。 次に、第１１図に示すように、アルミニウム層１５Ａの
不要な部分をエツチングによって選択的に除去してボン
デイングパツド１５及び第２図に示した導電層１６を形
成する。このボンデイングパツド１５は接続孔１４を通
してその接続孔１４に対応

【７たプローブ検査用パッド
ＩＯＰにのみ接続している。すなわち、ＩＣの外部端子
としてのボンデイングパツド１５は、プローブ検査用パ
ット１０Ｐ上の開口１２を通してこれと接続されるので
はなく、開口１２とは別しこ形成された開口１４を通し
で接続される。なお、本実施例の以下の製造工程及び他
の実施例を説明するための断面図において、導電層１６
は図示していない。 ボンデイングパツド１５をＭＩＳＦＥＴ等の半導体素子
が設けられている領域（アクティブエリア）の」二に形
成していることにより、−辺が１［ｍ　ｍ　１程度の大
きなボンデイングパツド１５を形成することができる。 プローブ検査の後に、チップ１の最上層のアルミニウム
層１５Ａを使ってボンデイングパツド１５を形成するこ
とにより、ボンデイングパツド１５をチップｌの任意の
位置に配置することができる。すなわち、ボンデイング
パツド１５の配置の自由度が向上する。 また、プローブ検査まで終了したチップ１を多数蓄えて
おき、ユーザの希望に合せて（マスタスライス的に）接
続孔１４．ボンデイングパツド１５及び導電層１６の位
置、形状を決定し形成することがｒきる。 ［実施例■コ 第１２図乃至第１６図は実施例Ｈの製造工程におけるチ
ップ（基板１）の断面図である。 実施例■はプローブ検査用パッドＩＯＰとボンデイング
パツド１５とを接続するための接続孔１４の段差を緩和
するものである。 第１２図に示すように、実施例■と同様にして窒化シリ
コン謀からなる絶縁膜１１までを形成する。 次に、第１３図に示すように、例えばプラズマエツチン
グによって絶縁膜１１のプローブ検査用グツドＬＯＰの
上の部分を選択的に除去して開口１／２を形成する。こ
れとともに、絶縁膜１１の接続孔１４となる部分を選択
的に除去して開口１４Ａを形成する。開口１２は全ての
プローブ検査用パッドＩＯＰに対して設けられるが、開
口１４Ａは接続孔１４が設けられる選択されたプローブ
検査用パッド１０Ｐ上にのみ形成する。すなわち、接続
孔１４が設けられないプローブ検査用パラ１く１０Ｐに
は開口１４Ａを形成しない。 次に、実施例Ｉと同様に、開口１２を通してプローブを
検査用パッドＬＯＰに当ててプローブ検査を行う。 次に、第１４図に示すように、基板ｌ上の全面に窒化シ
リコン膜からなる絶縁膜１３を形成する。 次に、第１５図に示すように、例えばプラズマエツチン
グによって、先に開口１４Ａを形成した部分の絶縁膜１
３を選択的に除去して接続孔１４を形成する。すなわち
、このエツチングは接続孔１４が開口１４Ａより小さく
なるように（又は大きくなるように）絶縁膜１３を選択
的に除去する。 このように、接続孔１４を形成するために２層の絶縁膜
に２度のエツチングを行っているので、接続孔１４の段
差を緩和することができる。 次に、実施例Ｉと同様の方法によって、第１６図に示す
ように、厚さ【　［μｍコのアルミニウム層からなるボ
ンデイングパツド１５及び導電層１６（第２図参照）を
形成する。 接続孔１４の段差を緩和しであるので、前記導電層１６
とプローブ検査用パッド１０Ｐとの接続を良好に行うこ
とができる。すなわち、接続孔１４内の段差部における
前記導電ＭｊＪ１６の被着性を向上することができる。 ［実施例■コ 第１７図乃至第２１図は実施例■の製造工程におけるチ
ップ（基板１）の断面図である。 実施例■は一ヒ層の絶縁膜１１及び１３の平担性を向上
したものである。 第１７図に示すように、実施例■と同様にして１層目ア
ルミニウム層からなる導電層１０及びプローブ検査用パ
ッド１０Ｐまでを形成する。 ）次に、第１７図に示すように、例えばポリイミド樹脂
等の有機物を基板１上の全面に塗布することにより絶縁
膜１１を形成する。絶縁膜１１の膜厚は、例えばフィー
ルド絶縁膜２のプローブ検査用パッド１０Ｐが設けられ
ていない部分が２［μｍ］程度になるように形成する。 絶縁膜１１はダイシングエリア７も覆っている。すなわ
ち、チップ（基板１）の少なくとも上面には露出した部
分がない６次に、絶縁膜１１のプローブ検査用パッド１
０Ｐの上の部分をエツチングによって選択的に除去して
、全てのパッドＬＯＰに対して開口１２を形成する６ 次に、第１８図に示すように、実施例１と同様に、テス
ターのプローブＰをプローブ検査用パッドＬＯＰに当て
てプローブ検査を実施する。 次に、第１９図に示すように、例えばプラズマＣＶＤに
よって基板１」二の全面に窒化シリコン膜からなる絶縁
膜１３を形成する。絶縁膜１３の膜厚はｌ　［μｍ］程
度にする。開口１２から露出していたプローブ検査用パ
ッドＬＯＰの表面が絶縁膜１３によって覆われる。次に
、ボンディングパットド１５をプローブ検査用パッドＩ
ＯＰに接続するために、所定のプローブ検査用パッドＩ
ＯＰの端部又はこれに接続した導電層ｌＯの上の絶縁膜
１１．１３をエツチングによって選択的に除去して接続
孔１４を形成する。 次に、実施例Ｉと同様の方法によって、第２０図に示す
ように、厚さ１　［μｍ］のアルミニウム層からなるボ
ンデイングパツド１５及び導電層１６（第２図参照）を
形成する。 このように、ボンデイングパツド１５の下に弾性のある
有機膜１例えばポリイミド樹脂からなる絶縁膜１１を形
成することにより、絶縁膜１１北の絶縁膜１３の平担性
を向上することができる。 したか１．で、ボンディングパット１５の上面を平担に
できる。このため、ボンデイングパツド１５と導電性ワ
イヤ１８（第３図参照）との接着面積が増大するので、
それらボンデイングパツド１５と導電性リード１８との
接続の信頼性の向上を図ることができる。 一方、前記ポリイミド膜からなる絶縁膜１１は弾性を有
するので、ボンディング時にチップ（基［１）にかかる
機械的ス１〜レスを緩和することができる。すなわち、
チップ（基Ｆｉ１　）の信頼性を向１−することができ
る。一方、ち密な無機膜１３によって透水性のボリミイ
ド樹脂膜１１を覆っているので、耐温性を向上すること
ができる。 なお、下層の絶縁膜１１としてプラズマＣＶＤによって
形成した窒化シリコン膜を用い、」二層の絶縁膜１３と
してポリイミド膜を用いてもよい。 この場合、下層の絶縁膜（窒化シリコン膜）１１を１　
［μｍコ程度の膜厚にし、上層の絶縁膜（ポリイミド膜
）１３を２［μｍ］程度の膜厚にする。 一方、接続孔１４を形成するためのエツチングを実施例
■と同様に２度に分けてもよい。これにより、接続孔１
４の段差を緩和することができる。 したがって、絶縁膜１１を厚く形成した場合でも。 接続孔１４内の段差部における導電層１６（第２図参照
）の断線を防ぐことができる。 ［実施例■］ 第２１図乃至第２３図は実施例■の製造工程におけるチ
ップ（基板１）の断面図である。 、“実施例■はプローブ検査終了後にプローブ検査用パ
ッドＬＯＰを除去し、この後にボンデイングパツド１５
を形成するものである。 まず、実施例Ｉと同様にして１層目のアルミニウム層か
らなる導電層１０及びプローブ検査用パッド１０Ｐを形
成する。 次に、実施例■の第１７図及び第１８図に示す工程に従
って、絶縁膜１１、開口１２を形成した後、テスターの
プロープルｌプローブ検査用パッドＩＯＰの開口１２か
ら露出している表面に当ててプローブ検査を実施する。 プローブＰは、それとプローブ検査用パッド１０１〕と
の接触不良を防止するために所定の圧力で押当てられる
。このため、訓示していないが、プローブ検査用パッド
１０ＰのプローブＰが押当てられた部分が窪む反面、そ
の周辺は大きく盛すヒる。 プローブ検査終了後に、第２１図に示すように、全ての
プローブ検査用パッド１０Ｐの開Ｄ　Ｉ　２から露出し
ている部分をエツチングによって除去す′る・ 次に、第２２図に示すように、例えばプラズマＣＶＤに
よって基板１の全面に窒化シリコン膜からなる絶縁膜１
３を形成する。絶縁膜１３の膜厚は１　［μｒｎ］程度
にする。プローブ検査用パッド１０Ｐの露出していた開
口１２は絶縁膜１３によって覆われる。次に、絶縁膜１
１及び１３をエツチングによって選択的に除去して接続
孔１４を形成する。接続孔１４は全てのプローブ検査用
パラ１’　１０　Ｐに対応してではなく、実施例■と同
様に、４０個のプローブ検査用パッドＬＯＰのうちの選
択された６個のプローブ検査用パッド１０Ｐに対しての
み形成する。 次に、実施例ｉと同様にして、第２３図に示すように、
厚さ１　［μｍ］のアルミニウム層からなるボンデイン
グパツド１５及び導電層１６（第２図参照）を形成する
。 本実施例によるチップ（基板ｌ）の平面は、実施例■と
同様のボンデイングパツド１５及び導電層１Ｇの形状及
びそのレイアウトを有し、一方チツブ１の周辺のプロー
ブ検査用パッドＩＯＰはなくなっている。すなわち、第
２図においてパッド１０Ｐを削除した例と同様の平面と
なる。 ボンデイングパツド１５形成後に、第３図に示している
導電性ワイヤ１８をボンデイングパツド１５に接続する
。この接続時に、導電性ワイヤ１Ｂは柔軟なためボンデ
イングパツド１５に載っている部分以外の部分が垂下る
恐れがある。一方、既に述べたように、プローブ検査用
パッドＬＯＰはプローブ検査時に当てられたプローブＰ
によって大きく変形し、大きな凹凸を呈するようになる
。 このため、プローブパッドＩＯＰの突出た部分は、絶Ｒ
膜１３をＣＶＤによって形成する時に膜が被着＋！：１
′に露出してしまう恐れがある。この絶縁膜１３から露
出したプローブ検査用パッド１０Ｐが、ｉＢ　’１”？
　ｌ生ワイヤ１８とショートすることによって接ト、゛
２さ才するへきでないボンデイングパツド１５とショー
１−する可能性がある。しかし、本実施例では、プロー
ブ検査用パッド１．　ＯＰを除去しているため、プロー
ブ検査用パラｔｏｐが絶縁膜１３がら露出することがな
い。したがって、導電性ワイヤ１８が垂■ろようなこと
があっても、接続されるべきでないプローブ検査用パラ
ｌ〜１ｏＰとボンディングパノＩ・１５とが導電性ワイ
ヤ１８によってショー）〜することがない。 な、ム１本例では絶縁膜１１をマスクとしてプローブ検
芹用パッド１０Ｆ】を選択的に除去したが、レジストを
マスクとしてプローブ検査用バンド１０Ｐを除去した後
、レジスＩへを除去してもよい。 ［効果］ 本願によって開示された新規な技術によれば。 次の効果を得ろことができる。 （１）、プローブ検査用バンドと別にボンデイングパツ
ドを設けたことにより、ボンデイングパツドをＪｋ板」
二の任意の位置に配置することができるので、そのボン
デイングパツドに接続する導電性ワイヤのレイアラ１−
の自由度を上げることができる。 （２）、プローブ検査用パッドをチップの周辺の八ツイ
ールド絶縁膜の上に設けたことにより、テスターのプロ
ーブによってＭＩＳＦＥＴ等の半導体素ｊ″−が破壊さ
れることがないので、半導体′４Ａ置の＜Ｈ頼性を向上
することができろ。 （３）、ボンデイングパツドをプローブ検査用パッドよ
り−［一層のアルミニウム層で形成したことにより、ボ
ンデイングパツドの配置が限定されないので、ボンデイ
ングパツドを基板上の任意の位置に配置することができ
る。 （４）、ボンデイングパツドをプローブ検査用パッドよ
り大きくしたことにより、ボンデイングパツドと導電性
ワイヤとの接着面積が増大するので、そＩＬらの接続の
信頼性の向上を図ることができる。 （５）、ボンデイングパツドをプローブ検査用パッＩ−
より大きくしたことにより、ボンデイングパツドと導電
性ワイヤとの合せが容易になるので、アセンブリのコス
トの低減を図ることができる。 （６）、ボンディングバットをＭ　ｒ　Ｓ　Ｆ　Ｅ　下
等の半導体素子が設けられているアクティブ領域の上に
設けたことにより、大きなボンデイングパツドを形成す
ることができる。 （７）、ボンディングバットの下層の絶縁膜を基板の全
域に形成して１（板に露出した上面がないようにしたこ
とにより、導電性ワイヤが基板とショー１−することが
ないので、半導体装置の電気的な信頼性の向」−を図る
ことができる。 （８）、ボンデイングパツドの下の絶縁膜をポリイミド
塗布膜と窒化シリコン膜とで構成したことにより、塗布
膜の平担性が良好であることから、ボンデイングパツド
上面の平担性の向上を図ることができる。 （９）、前記（８）により、ボンデイングパツドと導電
性ワイヤとの接着性の向上を図ることができる。 （１０）、前記（８）により、ポリイミド膜が柔らかい
のでボンディングバットの下のＭＩＳ’ＦＥＴへのダメ
ージを防止して半導体装置の信頼性を向上することがで
きる。 （１１）　、ボンディングバットをプローブ検査終了後
に形成することにより、ユーザの希望に合せてボンディ
ングバットを基板上の任意の位置に設けろことができろ
。 （＋　２）　、プローブ検査終了後にプローブ検査用パ
ッドを除去することにより、テスターのプローブを押当
てることによってプローブ検査用パッドの盛上がった部
分が除去されるので、その盛上がった部分が絶縁膜から
露出することがなく、したがってボンデイングパツドと
このボンデイングパツドが接続されているプローブ検査
用パッド以外のプローブ検査用パッドとが導電性ワイヤ
によってショートすることがないので、半導体装置の電
気的信頼性の向上を図ることができる。 以上、本発明を実施例にもとずき具体的に説明したが本
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。 例えば、導電性リード（フィンガー又はリボン）を用い
るもの以外に、ボンディングワイヤを用いる方法、バン
プ電極を用いる方法等が用いられる場合のボンデイング
パツドの形成にも本発明は適用できる。 導電層１０　（ＬＯＰ）、１５．１６として、アン ルミニウム以外の物からなる層を用いることもできる。 半導体領域６Ａ、６Ｂは特に形成せずどもよい。 プローブ検査用パッドを利用しての検査は、金属プロー
ブによらずに他の方法（電子ビームプローバ等）によっ
て行うものであってもよい。 本発明はＭＩＳ型集積回路装置に限らず種々の半導体装
置に有効であり、特に、ボンデイングパツドと検査用パ
ッドを有しかつボンデイングパツドが複数の検査用パッ
ドのうちの選択されたいくつかのパッドに電気的に接続
されている構成を有する半導体装置に有効である。

【図面の簡単な説明】

第１図は実施例■のチップの断面図、 第２図は実施例Ｉのチップの平面図。 第３図はＩＣモジュールの断面図、 第４図乃至第１１図は実施例Ｉの製造工程におけるチッ
プの断面図、 納１２図乃至第１６図は実施例Ｈの製造工程におけるチ
ップの断面図、 第１７図乃至第２０図は実施例■の製造工程におけるチ
ップの断面図、 第２１図乃至第２３図は実施例■の製造工程におけるチ
ップの断面図又は平面図である。 １・・・基板、２・・・フィールド絶縁膜、３・・・チ
ャネルストッパ領域、４・・・ゲート′＋１！極、５・
・ゲート絶縁膜、６．６Ａ、６Ｂ・・半導体領域、７・
・ダイシングエリア、８．１１．１３・・絶縁膜、９．
９Ａ、１４・・・接続孔、１０．１６・・導電層、ＬＯ
Ｐ・・プローブ検査用パッド、１２．１４Ａ・・開口、
１５・・ボンディングバット、１５Ａ・・アルミニウム
層、１７・・プリント基板、１８・・・導電性ワイヤ、
１９・・プリント基板の電極、２０・・・表面材、Ａ、
Ｂ、Ｃ・・・アクティブ領域、Ｐ・・・プローブ。 ！３図 第会図 第を図 第１図 第７図 戸 第と図 第２図 第１θ図 第７１図 第１２図 第７３図 第７４図 第１♂図 第７６図 第２０図 第２２図 第２３図 ｔ。

Claims (1)

1. 【特許請求の範囲】 １、測定用電極を半導体基板上の周辺に複数設け、これ
   らの測定用電極と異る外部電極を半導体基板上に設けた
   ことを特徴とする半導体装置。 ２、前記測定用電極はプローブ検査用電極であり、前記
   外部電極はボンデイングパツドであることを特徴とする
   特許請求の範囲第１項記載の半導体装置。 ３、前記複数の測定用電極のうちの数個の測定用電極に
   前記外部電極が接続しており、その他の測定用電極には
   外部電極が接続していないことを特徴とする特許請求の
   範囲第１項記載の半導体装置。 ４、半導体基板に複数の測定用電極を設け、該測定用電
   極より上層に外部電極を設けたことを特徴とする半導体
   装置。 ５、前記測定用電極はプローブ検査用電極であり、前記
   外部電極はボンデイングパッドであることを特徴とする
   特許請求の範囲第４項記載の半導体装置。 ６、前記複数の測定用電極のうちの数個の測定用電極に
   前記外部電極を接続し、その他の測定用電極には外部電
   極が接続していないことを特徴とする特許請求、の範囲
   第４項記載の半導体装置。 ７、前記外部電極は半導体基板のＭＩＳＦＥＴ等の半導
   体素子が設けられる領域の上にあることを特徴とする特
   許請求の範囲第４項記載の半導体装置。 ８、前記測定用電極と外部電極との間の層間絶縁膜は、
   有機膜等のような柔い膜を有していることを特徴とする
   特許請求の範囲第４項又は第７項記載の半導体装置。 ９、前記外部電極は前記測定用電極より大きな面積を有
   していることを特徴とする特許請求の範囲第４項記載の
   半導体装置。 １０、外部電極を測定用電極とは別に半導体基板の半導
   体素子を設けている領域の上部に設けた半導体装置であ
   って、半導体基板上の絶縁膜が半導体基板表面を覆って
   いることを特徴とする半導体装置。 １１、前記外部電極はボンデイングパツドであり、前記
   測定用電極はプローブ検査用電極であることを特徴とす
   る特許請求の範囲第１０項記載の半導体装置。 １２、前記半導体基板上の絶縁膜は前記測定用電極と外
   部電極との間の層間絶縁膜であることを特徴とする特許
   請求の範囲第１０項記載の半導体装置。 １３、前記複数の測定用電極のうちの数個の測定用電極
   に前記外部電極を接続し、その他の測定用電極には外部
   電極を接続していないことを特徴とする特許請求の範囲
   第１０項記載の半導体装置。