JPS6295474A - 論理集積回路の試験装置 - Google Patents
論理集積回路の試験装置Info
- Publication number
- JPS6295474A JPS6295474A JP60235650A JP23565085A JPS6295474A JP S6295474 A JPS6295474 A JP S6295474A JP 60235650 A JP60235650 A JP 60235650A JP 23565085 A JP23565085 A JP 23565085A JP S6295474 A JPS6295474 A JP S6295474A
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- dut
- pin
- terminal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路の試験装置に関する。
従来の論理集積回路の試験装置を第２図のブロック構成
図にて説明する。第２図において、１は試験装置を構成
する各部を制御するコントローラ、２はコントローラ１
と試験装置を構成する各部を接続するパスライン、３は
ＤＣ計測部、４はＤＣ計測部３に含まれるＤＣ測定ピン
制御部、５はＤＣ計測部３に含まえるＤＣ測定回路であ
り、ＤＣ測定時に電圧測定、電圧印加電流測定、電流印
加電圧測定を行うものである。６は被試験論理集積回路
（以下ＤＵＴと称すが、図には記載せず）へ印加される
入力・ぐタン及びＤＵＴからの出力の期待・ぐタンを格
納するパタンメモリ部である。７は各ピン毎の出力と期
待パタンとの比較結果を記憶する比較結果メモリである
。８は各ピン毎のドライバー、コンパレータを含んだス
テーション部である。ＤＲＶ １はＤＵＴの１ピンにノ
４タンメモリ部６からの入力パタンを指定された入力レ
ベルで印加するドライバーである。ＤＲＶ ２はＤＵＴ
１７） ２ピンに、ＤＲＶ ３はＤＵＴの３ピンにそ
れぞれ対応するドライバーである。
図にて説明する。第２図において、１は試験装置を構成
する各部を制御するコントローラ、２はコントローラ１
と試験装置を構成する各部を接続するパスライン、３は
ＤＣ計測部、４はＤＣ計測部３に含まれるＤＣ測定ピン
制御部、５はＤＣ計測部３に含まえるＤＣ測定回路であ
り、ＤＣ測定時に電圧測定、電圧印加電流測定、電流印
加電圧測定を行うものである。６は被試験論理集積回路
（以下ＤＵＴと称すが、図には記載せず）へ印加される
入力・ぐタン及びＤＵＴからの出力の期待・ぐタンを格
納するパタンメモリ部である。７は各ピン毎の出力と期
待パタンとの比較結果を記憶する比較結果メモリである
。８は各ピン毎のドライバー、コンパレータを含んだス
テーション部である。ＤＲＶ １はＤＵＴの１ピンにノ
４タンメモリ部６からの入力パタンを指定された入力レ
ベルで印加するドライバーである。ＤＲＶ ２はＤＵＴ
１７） ２ピンに、ＤＲＶ ３はＤＵＴの３ピンにそ
れぞれ対応するドライバーである。
ＣＭＰ １はＤＵＴの１ピンからの出力をパタンメモリ
部６からの期待パタンと比較するコン・ぐレータである
。ＣＭＰ ２はＤＵＴの２ピンに、ＣＭＰ ３はＤＵＴ
の３ピンにそれぞれ対応するコンパレータである。
部６からの期待パタンと比較するコン・ぐレータである
。ＣＭＰ ２はＤＵＴの２ピンに、ＣＭＰ ３はＤＵＴ
の３ピンにそれぞれ対応するコンパレータである。
ＲＩＤ １はＤＲＶ １とＤＵＴ Ｏ１ピンを接続した
シ、切離したりするドライバー接続リレーである。ＲＩ
Ｄ２はＤＲＶ ２とＤＵＴの２ピンを接続したり、切離
したりするドライバー接続リレーである。ＲＩＣ１はＣ
ＭＰ １とＤＵＴの１ピンを接続したり切離したりする
コンパレータ接続リレーである。ＲｌＣ２はＣＭＰ２と
ＤＵＴの２ピンを接続したシ、切離したりするコンパレ
ータ接続リレーである。Ｒ１１はＤＣ計測部３のＤＣ測
定回路５をＤＵＴの１ピンに接続するＤＣ接続リレーで
あり、Ｒ１２はＤＣ計測部３のＤＣ測定回路５をＤＵＴ
の２ピンに接続するＤＣ接続リレーである。ＲＤＩはＤ
Ｃ接続リレーＲＡ？ １のリレー駆動回路であり、ＤＣ
計測部３のＤＣ測定ピン制御４により指定された時、Ｄ
Ｃ接続リレーＲ１１を駆動しＤＣ測定回路５をＤＵＴの
１ピンに接続する。ＰｌはＤＵＴの１ピンと接続される
中継端子でおり、この端子を介してＤＵＴと論理集積回
路の試験装置が接続される。
シ、切離したりするドライバー接続リレーである。ＲＩ
Ｄ２はＤＲＶ ２とＤＵＴの２ピンを接続したり、切離
したりするドライバー接続リレーである。ＲＩＣ１はＣ
ＭＰ １とＤＵＴの１ピンを接続したり切離したりする
コンパレータ接続リレーである。ＲｌＣ２はＣＭＰ２と
ＤＵＴの２ピンを接続したシ、切離したりするコンパレ
ータ接続リレーである。Ｒ１１はＤＣ計測部３のＤＣ測
定回路５をＤＵＴの１ピンに接続するＤＣ接続リレーで
あり、Ｒ１２はＤＣ計測部３のＤＣ測定回路５をＤＵＴ
の２ピンに接続するＤＣ接続リレーである。ＲＤＩはＤ
Ｃ接続リレーＲＡ？ １のリレー駆動回路であり、ＤＣ
計測部３のＤＣ測定ピン制御４により指定された時、Ｄ
Ｃ接続リレーＲ１１を駆動しＤＣ測定回路５をＤＵＴの
１ピンに接続する。ＰｌはＤＵＴの１ピンと接続される
中継端子でおり、この端子を介してＤＵＴと論理集積回
路の試験装置が接続される。
ステージｇ／部８では上記のドライバー、コンパレータ
、ドライバー接続リレー、コンパレータ接続リレー、Ｄ
Ｃ接続リレー、ＤＣ接続リレー駆動回路、中継端子が各
々１つずつが１組になって１ピン分を形成しておシ、こ
れがｎ２７分実装されている。
、ドライバー接続リレー、コンパレータ接続リレー、Ｄ
Ｃ接続リレー、ＤＣ接続リレー駆動回路、中継端子が各
々１つずつが１組になって１ピン分を形成しておシ、こ
れがｎ２７分実装されている。
論理集積回路の試験装置にてＤＵＴの機能試１験を行う
ときには、パタンメモリ部６にＤＵＴを試験するのに必
要な入力パタン及び、ＤＵＴからの出力を判定するのに
必要な期待パタンをコントローラ１の制御によシバスラ
イン２を介して格納しておく。
ときには、パタンメモリ部６にＤＵＴを試験するのに必
要な入力パタン及び、ＤＵＴからの出力を判定するのに
必要な期待パタンをコントローラ１の制御によシバスラ
イン２を介して格納しておく。
端子Ｐ１〜Ｐｎのうち、ＤＵＴの入力端子に接続される
ピンでは対応したドライバー接続リレーＲ１ＤＩ〜ＲＡ
Ｄｎが閉じる。また、端子Ｐ１〜ＰｎのうちＤＵＴの出
力端子に接続されるピンでは対応したコン・ぞレータ接
続リレーＲＡＣＩ〜ＲＡＣｎが閉じる。その他のピンの
ドライバー接続リレー、及びコンパレータ接続リレー、
ＤＣ接続リレーは開く。
ピンでは対応したドライバー接続リレーＲ１ＤＩ〜ＲＡ
Ｄｎが閉じる。また、端子Ｐ１〜ＰｎのうちＤＵＴの出
力端子に接続されるピンでは対応したコン・ぞレータ接
続リレーＲＡＣＩ〜ＲＡＣｎが閉じる。その他のピンの
ドライバー接続リレー、及びコンパレータ接続リレー、
ＤＣ接続リレーは開く。
コントローラ１の命令によシ機能試験が開始されると、
パタンメモリ部６からは入カノクタン及び期待・母タン
が順次出力され、入力Ａ？メタンしてＤＲｖ１〜ＤＲｖ
ｎへ、期待ツクタンとしてＣＭＰ１〜ＣＭＰｎに入力さ
れる。入カッぐタンは、ドライバーＤＲＶＩ〜ＤＲＶｎ
によって所定の入力レベルに変換されたのち、ドライバ
ー接続リレーＲＩＤ１〜Ｒ１１Ｄｎ及び中継端子Ｐ１〜
Ｐｎを介してＤＵＴに印加される。この印加された入力
パタンに対応したＤＵＴからの出力は、中継端子Ｐ、〜
Ｐｎ及びコンパレータ接続リレーＲＩＣ１〜ＲＡＩＣｎ
を介して、コンパレータＣＭＰ１〜ＣＭＰｎに入力され
、パタンメモリ部６からの期待パタン。
パタンメモリ部６からは入カノクタン及び期待・母タン
が順次出力され、入力Ａ？メタンしてＤＲｖ１〜ＤＲｖ
ｎへ、期待ツクタンとしてＣＭＰ１〜ＣＭＰｎに入力さ
れる。入カッぐタンは、ドライバーＤＲＶＩ〜ＤＲＶｎ
によって所定の入力レベルに変換されたのち、ドライバ
ー接続リレーＲＩＤ１〜Ｒ１１Ｄｎ及び中継端子Ｐ１〜
Ｐｎを介してＤＵＴに印加される。この印加された入力
パタンに対応したＤＵＴからの出力は、中継端子Ｐ、〜
Ｐｎ及びコンパレータ接続リレーＲＩＣ１〜ＲＡＩＣｎ
を介して、コンパレータＣＭＰ１〜ＣＭＰｎに入力され
、パタンメモリ部６からの期待パタン。
と比較される。比較後、一致していれば論理パ４”が、
また不一致ならば論理″１″が比較結果メモリ７に各ピ
ン毎に記憶される。また、ＤＵＴの入力端子に接続され
ているピンではＣＭＰＩ〜ＣＭＰｎの出力は論理パ０＃
が比較結果メモリ７に記憶される様になっている。
また不一致ならば論理″１″が比較結果メモリ７に各ピ
ン毎に記憶される。また、ＤＵＴの入力端子に接続され
ているピンではＣＭＰＩ〜ＣＭＰｎの出力は論理パ０＃
が比較結果メモリ７に記憶される様になっている。
また、ＤＵＴにて電圧印加電流測定のＤＣ試験を行う場
合は、コントローラ１からＤＣ試験の条件である、印加
電圧値、電流測定判定リミット値がＤＣ計測部３のＤＣ
測定回路５にパスライン２を介して設定される。及びＤ
Ｃ試験を行うＤＵＴの端子ナンバーがＤＣ計測部３のＤ
Ｃ測定ピン制御部４にパスライン２を介してコントロー
−）１から設定される。コントローラ１の命令によシＤ
Ｃ試験が開始されると、ＤＣ計測部３のＤＣ測定ピン制
御部４は、ＤＵＴの測定端子に対応するＤＣ接続リレー
Ｒ１１〜Ｒａｎのうちの１ピンを閉じさせ、しかる後Ｄ
Ｃ測定回路５が電圧を印加し電流を測定する。ＤＵＴの
複数端子を測定する場合には、コントローラ１から複数
のＤＵＴの端子ナンバーがＤＣ測定ピン制御部４に送ら
れてぐる。
合は、コントローラ１からＤＣ試験の条件である、印加
電圧値、電流測定判定リミット値がＤＣ計測部３のＤＣ
測定回路５にパスライン２を介して設定される。及びＤ
Ｃ試験を行うＤＵＴの端子ナンバーがＤＣ計測部３のＤ
Ｃ測定ピン制御部４にパスライン２を介してコントロー
−）１から設定される。コントローラ１の命令によシＤ
Ｃ試験が開始されると、ＤＣ計測部３のＤＣ測定ピン制
御部４は、ＤＵＴの測定端子に対応するＤＣ接続リレー
Ｒ１１〜Ｒａｎのうちの１ピンを閉じさせ、しかる後Ｄ
Ｃ測定回路５が電圧を印加し電流を測定する。ＤＵＴの
複数端子を測定する場合には、コントローラ１から複数
のＤＵＴの端子ナンバーがＤＣ測定ピン制御部４に送ら
れてぐる。
ＤＣ測定ピン制御部４では、送られてきた複数のＤＵＴ
の端子ナンバーの番号の小さい方から順に測定する様に
する。各ＤＵＴの測定端子毎にリレー駆動回路ＲＤＩ〜
ＲＤｎのうち対応するリレー駆動回路を駆動してＤＣ接
続リレーＲ１〜Ｒ１ｎのうち１つを閉じ、ＤＣ計測部３
のＤＣ測定回路５によるＤＣ測定を繰シ返す。
の端子ナンバーの番号の小さい方から順に測定する様に
する。各ＤＵＴの測定端子毎にリレー駆動回路ＲＤＩ〜
ＲＤｎのうち対応するリレー駆動回路を駆動してＤＣ接
続リレーＲ１〜Ｒ１ｎのうち１つを閉じ、ＤＣ計測部３
のＤＣ測定回路５によるＤＣ測定を繰シ返す。
上述した様に従来の論理集積回路の試験装置では、機能
試験の各ピン毎の結果の入っている比較結果メモリ７と
、ＤＣ計測部３のＤＣ測定ピン制御部４とは各々独立し
ているため、機能試験で出力と期待・ぐタンが一致しな
かったＤＵＴの出力端子のみを機能試験終了後にＤＣ測
定を行うことは不可能であった。このため、あらかじめ
ＤＵＴの出力端子を全て測定する様にしておき、機能試
験でＤＵＴからの出力が期待パターンと一致しなかった
端子が発生した時には、ＤＵＴの全出力端子をＤＣ試験
する様な手段を採用せざるを得なかった。
試験の各ピン毎の結果の入っている比較結果メモリ７と
、ＤＣ計測部３のＤＣ測定ピン制御部４とは各々独立し
ているため、機能試験で出力と期待・ぐタンが一致しな
かったＤＵＴの出力端子のみを機能試験終了後にＤＣ測
定を行うことは不可能であった。このため、あらかじめ
ＤＵＴの出力端子を全て測定する様にしておき、機能試
験でＤＵＴからの出力が期待パターンと一致しなかった
端子が発生した時には、ＤＵＴの全出力端子をＤＣ試験
する様な手段を採用せざるを得なかった。
本発明は被試験論理集積回路の任意の端子に接続可能な
ＤＣ計測部と、被試験論理集積回路の機能試、験に使用
する被試験論理集積回路への入力パタンと被試験論理集
積回路の出力端子からの出力の期待・ぐタンを格納する
パタンメモリ部と、機能試験時に被試験論理集積回路の
出力端子からの出力と前記パタンメモリ部からの期待・
ぐタンとの比較結果を記憶する比較結果メモリと、前記
ＤＣ計測部の被試験論理集積回路の端子への接続を制御
するＤＣ測定ピン制御部と、ＤＣ測定ピン制御部への被
試験論理集積回路の前記ＤＣ計測部を接続する端子ナン
バーを前記比較結果メモリーに従って決定する選択回路
とを有することを特徴とする論理集積回路の試験装置で
ある。
ＤＣ計測部と、被試験論理集積回路の機能試、験に使用
する被試験論理集積回路への入力パタンと被試験論理集
積回路の出力端子からの出力の期待・ぐタンを格納する
パタンメモリ部と、機能試験時に被試験論理集積回路の
出力端子からの出力と前記パタンメモリ部からの期待・
ぐタンとの比較結果を記憶する比較結果メモリと、前記
ＤＣ計測部の被試験論理集積回路の端子への接続を制御
するＤＣ測定ピン制御部と、ＤＣ測定ピン制御部への被
試験論理集積回路の前記ＤＣ計測部を接続する端子ナン
バーを前記比較結果メモリーに従って決定する選択回路
とを有することを特徴とする論理集積回路の試験装置で
ある。
次に本発明の一実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の構成ブロック図である。
従来の構成ブロック図である第２図と同じものについて
は同一番号を付しである。
は同一番号を付しである。
１０はＤＣ計測部３のＤＣ測定ピン制御部４へのＤＣ測
定を行うＤＵＴの端子ナンバーの設定をコントローラ１
からパスライン２を介して行うかまたは、比較結果メモ
リ７からの情報に従って行うかを選択する選択回路であ
る。比較結果メモリ７の情報に従ってＤＵＴのＤＣ測定
端子ナンバー指定を行う場合には、比較結果メモリ７の
情報を読みこみ、論理″１”が設定されているピンのみ
をＤＣ測定ピン制御部４にＤＵＴのＤＣ測定端子ナンバ
ーとして設定する。１１は比較結果メモリ７の各ピン毎
の比較結果を機能試験終了時にＤＣ測定ピンパスライン
１２に出力する・ぐス制御部である。
定を行うＤＵＴの端子ナンバーの設定をコントローラ１
からパスライン２を介して行うかまたは、比較結果メモ
リ７からの情報に従って行うかを選択する選択回路であ
る。比較結果メモリ７の情報に従ってＤＵＴのＤＣ測定
端子ナンバー指定を行う場合には、比較結果メモリ７の
情報を読みこみ、論理″１”が設定されているピンのみ
をＤＣ測定ピン制御部４にＤＵＴのＤＣ測定端子ナンバ
ーとして設定する。１１は比較結果メモリ７の各ピン毎
の比較結果を機能試験終了時にＤＣ測定ピンパスライン
１２に出力する・ぐス制御部である。
機能試験で出力が・ぐタンメモリ部６からの期待・ゼタ
ンと一致しないＤＵＴの出力端子で、電圧印加電流判定
のＤＣ試験を行う場合には、コントローラ１から印加電
圧及び測定電流リミット値をパスライン２を介してＤＣ
計測部３のＤＣ測定回路５にあらかじめ設定しておく。
ンと一致しないＤＵＴの出力端子で、電圧印加電流判定
のＤＣ試験を行う場合には、コントローラ１から印加電
圧及び測定電流リミット値をパスライン２を介してＤＣ
計測部３のＤＣ測定回路５にあらかじめ設定しておく。
また、選択回路１０には機能試験実行後にＤＣ測定ピン
・ぐスライン１２を選択させておき、比較結果メモリ７
の情報でＤＣ測定ピン制御部４にＤＣ測定端子ナンバー
を設定する様にしておく。機能試験を実行し、出力が・
ぐタンメモリ部６からの期待パタンと一致しないＤＵＴ
の出力端子が発生すると、機能試験実行後に比較結果メ
モリ７の内容がパス制御１１を介してＤＣ測定ピン・ぐ
スライン１２に出力され選択回路１０で論理゛１”を設
定されているピンをＤＵＴのＤＣ測定端子ナンバーとし
てＤＣ測定ピン制御部４に設定する。ＤＣ測定ピン制御
部４に設定されたＤＵＴの測定端子毎にＤＣ測定回路５
が順に接続され、あらかじめ設定してあったＤＣ測定条
件でＤＣｉｊｌｌｌ定が実施される。
・ぐスライン１２を選択させておき、比較結果メモリ７
の情報でＤＣ測定ピン制御部４にＤＣ測定端子ナンバー
を設定する様にしておく。機能試験を実行し、出力が・
ぐタンメモリ部６からの期待パタンと一致しないＤＵＴ
の出力端子が発生すると、機能試験実行後に比較結果メ
モリ７の内容がパス制御１１を介してＤＣ測定ピン・ぐ
スライン１２に出力され選択回路１０で論理゛１”を設
定されているピンをＤＵＴのＤＣ測定端子ナンバーとし
てＤＣ測定ピン制御部４に設定する。ＤＣ測定ピン制御
部４に設定されたＤＵＴの測定端子毎にＤＣ測定回路５
が順に接続され、あらかじめ設定してあったＤＣ測定条
件でＤＣｉｊｌｌｌ定が実施される。
以上説明したように本発明は機能試験の結果を示してい
る比較結果メモリの情報でＤＣ測定ピンの設定を可能と
することにより、機能試験にて期待パタンと一致しなか
ったピンのみをＤＣ測定することが可能となるばかりで
なく、最近の論理集積回路のピン数は非常に増大してき
ており、本発明を実施することで、機能試験で不良とな
ったピンを測定するのに必要なＤＣ測定ピン数を減らし
、ＤＣ測定時間を短縮する効果も期待できる効果を有す
るものである。
る比較結果メモリの情報でＤＣ測定ピンの設定を可能と
することにより、機能試験にて期待パタンと一致しなか
ったピンのみをＤＣ測定することが可能となるばかりで
なく、最近の論理集積回路のピン数は非常に増大してき
ており、本発明を実施することで、機能試験で不良とな
ったピンを測定するのに必要なＤＣ測定ピン数を減らし
、ＤＣ測定時間を短縮する効果も期待できる効果を有す
るものである。
第１図は本発明の一実施例の構成ブロック図、第２図は
従来例の構成ブロック図である。 １・・・コントローラ、２・・・ノぐスライン、３・・
ＤＣ計測部、４・・・ＤＣ測定ピン制御部、５・・・Ｄ
Ｃ測定回路、６・・・パタンメモリ部、７・・比較結果
メモリ、８・・・ステーション部、１０・・・選択回路
、１１・・・パス制御部、１２・・ＤＣｉｌｌｌｆｆｌ
ピンノぐスライン。
従来例の構成ブロック図である。 １・・・コントローラ、２・・・ノぐスライン、３・・
ＤＣ計測部、４・・・ＤＣ測定ピン制御部、５・・・Ｄ
Ｃ測定回路、６・・・パタンメモリ部、７・・比較結果
メモリ、８・・・ステーション部、１０・・・選択回路
、１１・・・パス制御部、１２・・ＤＣｉｌｌｌｆｆｌ
ピンノぐスライン。
Claims (1)
- （１）被試験論理集積回路の任意の端子に接続可能なＤ
Ｃ計測部と、被試験論理集積回路の機能試験に使用する
被試験論理集積回路への入力パタンと被試験論理集積回
路の出力端子からの出力の期待パタンを格納するパタン
メモリ部と、機能試験時に被試験論理集積回路の出力端
子からの出力と前記パタンメモリ部からの期待パタンと
の比較結果を記憶する比較結果メモリと、前記ＤＣ計測
部の被試験論理集積回路の端子への接続を制御するＤＣ
測定ピン制御部と、ＤＣ測定ピン制御部への被試験論理
集積回路の前記ＤＣ計測部を接続する端子ナンバーを前
記比較結果メモリに従って決定する選択回路とを有する
ことを特徴とする論理集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235650A JPS6295474A (ja) | 1985-10-22 | 1985-10-22 | 論理集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235650A JPS6295474A (ja) | 1985-10-22 | 1985-10-22 | 論理集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295474A true JPS6295474A (ja) | 1987-05-01 |
Family
ID=16989154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235650A Pending JPS6295474A (ja) | 1985-10-22 | 1985-10-22 | 論理集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238874A (ja) * | 1988-07-28 | 1990-02-08 | Yokogawa Electric Corp | 半導体テストシステム |
| US6271615B1 (en) | 1997-05-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Brush holder |
-
1985
- 1985-10-22 JP JP60235650A patent/JPS6295474A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238874A (ja) * | 1988-07-28 | 1990-02-08 | Yokogawa Electric Corp | 半導体テストシステム |
| US6271615B1 (en) | 1997-05-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Brush holder |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4651088A (en) | Device for testing semiconductor devices | |
| JPS60100065A (ja) | 電子回路の自動化テスト中にプログラムしたテスト信号を印加すると共にモニタする方法及び装置 | |
| JPS60247942A (ja) | 半導体メモリ試験装置 | |
| US4686628A (en) | Electric device or circuit testing method and apparatus | |
| US8275569B2 (en) | Test apparatus and diagnosis method | |
| US6025708A (en) | System for verifying signal voltage level accuracy on a digital testing device | |
| JP2944256B2 (ja) | デバッグ用プログラム作成方法 | |
| JPS6295474A (ja) | 論理集積回路の試験装置 | |
| JPS62272166A (ja) | 回路テスタ | |
| US20070186131A1 (en) | Low cost imbedded load board diagnostic test fixture | |
| JPS6329277A (ja) | 論理集積回路の試験装置 | |
| JP4259692B2 (ja) | 回路基板検査装置 | |
| US6101458A (en) | Automatic ranging apparatus and method for precise integrated circuit current measurements | |
| JP2010002315A (ja) | 半導体試験装置とそのｄｃ特性試験方法 | |
| JPH04221780A (ja) | 回路基板検査装置における測定用ピンの接触不良検出方法 | |
| US5604750A (en) | Method for voltage setup of integrated circuit tester | |
| JP3331103B2 (ja) | Ｉｃテスタの電流測定装置 | |
| JP2000292490A (ja) | Ｌｓｉテスタ及びｌｓｉのテスト方法 | |
| JP2730504B2 (ja) | 試験用プローブピンの接触不良判断方法およびインサーキットテスタ | |
| JPS61234375A (ja) | プリント基板の検査方法およびその検査装置 | |
| JPS6016697B2 (ja) | 継電器試験装置 | |
| JP2618112B2 (ja) | 半導体試験装置 | |
| JPH10288650A (ja) | 半導体集積回路 | |
| JPH05164812A (ja) | Ｉｃテスタ用直流試験装置 | |
| JPH10253698A (ja) | 半導体素子の特性試験方法及びその装置 |