JPS6295474A - 論理集積回路の試験装置 - Google Patents
論理集積回路の試験装置Info
- Publication number
- JPS6295474A JPS6295474A JP60235650A JP23565085A JPS6295474A JP S6295474 A JPS6295474 A JP S6295474A JP 60235650 A JP60235650 A JP 60235650A JP 23565085 A JP23565085 A JP 23565085A JP S6295474 A JPS6295474 A JP S6295474A
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- dut
- pin
- terminal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路の試験装置に関する。
従来の論理集積回路の試験装置を第2図のブロック構成
図にて説明する。第2図において、1は試験装置を構成
する各部を制御するコントローラ、2はコントローラ1
と試験装置を構成する各部を接続するパスライン、3は
DC計測部、4はDC計測部3に含まれるDC測定ピン
制御部、5はDC計測部3に含まえるDC測定回路であ
り、DC測定時に電圧測定、電圧印加電流測定、電流印
加電圧測定を行うものである。6は被試験論理集積回路
(以下DUTと称すが、図には記載せず)へ印加される
入力・ぐタン及びDUTからの出力の期待・ぐタンを格
納するパタンメモリ部である。7は各ピン毎の出力と期
待パタンとの比較結果を記憶する比較結果メモリである
。8は各ピン毎のドライバー、コンパレータを含んだス
テーション部である。DRV 1はDUTの1ピンにノ
4タンメモリ部6からの入力パタンを指定された入力レ
ベルで印加するドライバーである。DRV 2はDUT
17) 2ピンに、DRV 3はDUTの3ピンにそ
れぞれ対応するドライバーである。
図にて説明する。第2図において、1は試験装置を構成
する各部を制御するコントローラ、2はコントローラ1
と試験装置を構成する各部を接続するパスライン、3は
DC計測部、4はDC計測部3に含まれるDC測定ピン
制御部、5はDC計測部3に含まえるDC測定回路であ
り、DC測定時に電圧測定、電圧印加電流測定、電流印
加電圧測定を行うものである。6は被試験論理集積回路
(以下DUTと称すが、図には記載せず)へ印加される
入力・ぐタン及びDUTからの出力の期待・ぐタンを格
納するパタンメモリ部である。7は各ピン毎の出力と期
待パタンとの比較結果を記憶する比較結果メモリである
。8は各ピン毎のドライバー、コンパレータを含んだス
テーション部である。DRV 1はDUTの1ピンにノ
4タンメモリ部6からの入力パタンを指定された入力レ
ベルで印加するドライバーである。DRV 2はDUT
17) 2ピンに、DRV 3はDUTの3ピンにそ
れぞれ対応するドライバーである。
CMP 1はDUTの1ピンからの出力をパタンメモリ
部6からの期待パタンと比較するコン・ぐレータである
。CMP 2はDUTの2ピンに、CMP 3はDUT
の3ピンにそれぞれ対応するコンパレータである。
部6からの期待パタンと比較するコン・ぐレータである
。CMP 2はDUTの2ピンに、CMP 3はDUT
の3ピンにそれぞれ対応するコンパレータである。
RID 1はDRV 1とDUT O1ピンを接続した
シ、切離したりするドライバー接続リレーである。RI
D2はDRV 2とDUTの2ピンを接続したり、切離
したりするドライバー接続リレーである。RIC1はC
MP 1とDUTの1ピンを接続したり切離したりする
コンパレータ接続リレーである。RlC2はCMP2と
DUTの2ピンを接続したシ、切離したりするコンパレ
ータ接続リレーである。R11はDC計測部3のDC測
定回路5をDUTの1ピンに接続するDC接続リレーで
あり、R12はDC計測部3のDC測定回路5をDUT
の2ピンに接続するDC接続リレーである。RDIはD
C接続リレーRA? 1のリレー駆動回路であり、DC
計測部3のDC測定ピン制御4により指定された時、D
C接続リレーR11を駆動しDC測定回路5をDUTの
1ピンに接続する。PlはDUTの1ピンと接続される
中継端子でおり、この端子を介してDUTと論理集積回
路の試験装置が接続される。
シ、切離したりするドライバー接続リレーである。RI
D2はDRV 2とDUTの2ピンを接続したり、切離
したりするドライバー接続リレーである。RIC1はC
MP 1とDUTの1ピンを接続したり切離したりする
コンパレータ接続リレーである。RlC2はCMP2と
DUTの2ピンを接続したシ、切離したりするコンパレ
ータ接続リレーである。R11はDC計測部3のDC測
定回路5をDUTの1ピンに接続するDC接続リレーで
あり、R12はDC計測部3のDC測定回路5をDUT
の2ピンに接続するDC接続リレーである。RDIはD
C接続リレーRA? 1のリレー駆動回路であり、DC
計測部3のDC測定ピン制御4により指定された時、D
C接続リレーR11を駆動しDC測定回路5をDUTの
1ピンに接続する。PlはDUTの1ピンと接続される
中継端子でおり、この端子を介してDUTと論理集積回
路の試験装置が接続される。
ステージg/部8では上記のドライバー、コンパレータ
、ドライバー接続リレー、コンパレータ接続リレー、D
C接続リレー、DC接続リレー駆動回路、中継端子が各
々1つずつが1組になって1ピン分を形成しておシ、こ
れがn27分実装されている。
、ドライバー接続リレー、コンパレータ接続リレー、D
C接続リレー、DC接続リレー駆動回路、中継端子が各
々1つずつが1組になって1ピン分を形成しておシ、こ
れがn27分実装されている。
論理集積回路の試験装置にてDUTの機能試1験を行う
ときには、パタンメモリ部6にDUTを試験するのに必
要な入力パタン及び、DUTからの出力を判定するのに
必要な期待パタンをコントローラ1の制御によシバスラ
イン2を介して格納しておく。
ときには、パタンメモリ部6にDUTを試験するのに必
要な入力パタン及び、DUTからの出力を判定するのに
必要な期待パタンをコントローラ1の制御によシバスラ
イン2を介して格納しておく。
端子P1〜Pnのうち、DUTの入力端子に接続される
ピンでは対応したドライバー接続リレーR1DI〜RA
Dnが閉じる。また、端子P1〜PnのうちDUTの出
力端子に接続されるピンでは対応したコン・ぞレータ接
続リレーRACI〜RACnが閉じる。その他のピンの
ドライバー接続リレー、及びコンパレータ接続リレー、
DC接続リレーは開く。
ピンでは対応したドライバー接続リレーR1DI〜RA
Dnが閉じる。また、端子P1〜PnのうちDUTの出
力端子に接続されるピンでは対応したコン・ぞレータ接
続リレーRACI〜RACnが閉じる。その他のピンの
ドライバー接続リレー、及びコンパレータ接続リレー、
DC接続リレーは開く。
コントローラ1の命令によシ機能試験が開始されると、
パタンメモリ部6からは入カノクタン及び期待・母タン
が順次出力され、入力A?メタンしてDRv1〜DRv
nへ、期待ツクタンとしてCMP1〜CMPnに入力さ
れる。入カッぐタンは、ドライバーDRVI〜DRVn
によって所定の入力レベルに変換されたのち、ドライバ
ー接続リレーRID1〜R11Dn及び中継端子P1〜
Pnを介してDUTに印加される。この印加された入力
パタンに対応したDUTからの出力は、中継端子P、〜
Pn及びコンパレータ接続リレーRIC1〜RAICn
を介して、コンパレータCMP1〜CMPnに入力され
、パタンメモリ部6からの期待パタン。
パタンメモリ部6からは入カノクタン及び期待・母タン
が順次出力され、入力A?メタンしてDRv1〜DRv
nへ、期待ツクタンとしてCMP1〜CMPnに入力さ
れる。入カッぐタンは、ドライバーDRVI〜DRVn
によって所定の入力レベルに変換されたのち、ドライバ
ー接続リレーRID1〜R11Dn及び中継端子P1〜
Pnを介してDUTに印加される。この印加された入力
パタンに対応したDUTからの出力は、中継端子P、〜
Pn及びコンパレータ接続リレーRIC1〜RAICn
を介して、コンパレータCMP1〜CMPnに入力され
、パタンメモリ部6からの期待パタン。
と比較される。比較後、一致していれば論理パ4”が、
また不一致ならば論理″1″が比較結果メモリ7に各ピ
ン毎に記憶される。また、DUTの入力端子に接続され
ているピンではCMPI〜CMPnの出力は論理パ0#
が比較結果メモリ7に記憶される様になっている。
また不一致ならば論理″1″が比較結果メモリ7に各ピ
ン毎に記憶される。また、DUTの入力端子に接続され
ているピンではCMPI〜CMPnの出力は論理パ0#
が比較結果メモリ7に記憶される様になっている。
また、DUTにて電圧印加電流測定のDC試験を行う場
合は、コントローラ1からDC試験の条件である、印加
電圧値、電流測定判定リミット値がDC計測部3のDC
測定回路5にパスライン2を介して設定される。及びD
C試験を行うDUTの端子ナンバーがDC計測部3のD
C測定ピン制御部4にパスライン2を介してコントロー
−)1から設定される。コントローラ1の命令によシD
C試験が開始されると、DC計測部3のDC測定ピン制
御部4は、DUTの測定端子に対応するDC接続リレー
R11〜Ranのうちの1ピンを閉じさせ、しかる後D
C測定回路5が電圧を印加し電流を測定する。DUTの
複数端子を測定する場合には、コントローラ1から複数
のDUTの端子ナンバーがDC測定ピン制御部4に送ら
れてぐる。
合は、コントローラ1からDC試験の条件である、印加
電圧値、電流測定判定リミット値がDC計測部3のDC
測定回路5にパスライン2を介して設定される。及びD
C試験を行うDUTの端子ナンバーがDC計測部3のD
C測定ピン制御部4にパスライン2を介してコントロー
−)1から設定される。コントローラ1の命令によシD
C試験が開始されると、DC計測部3のDC測定ピン制
御部4は、DUTの測定端子に対応するDC接続リレー
R11〜Ranのうちの1ピンを閉じさせ、しかる後D
C測定回路5が電圧を印加し電流を測定する。DUTの
複数端子を測定する場合には、コントローラ1から複数
のDUTの端子ナンバーがDC測定ピン制御部4に送ら
れてぐる。
DC測定ピン制御部4では、送られてきた複数のDUT
の端子ナンバーの番号の小さい方から順に測定する様に
する。各DUTの測定端子毎にリレー駆動回路RDI〜
RDnのうち対応するリレー駆動回路を駆動してDC接
続リレーR1〜R1nのうち1つを閉じ、DC計測部3
のDC測定回路5によるDC測定を繰シ返す。
の端子ナンバーの番号の小さい方から順に測定する様に
する。各DUTの測定端子毎にリレー駆動回路RDI〜
RDnのうち対応するリレー駆動回路を駆動してDC接
続リレーR1〜R1nのうち1つを閉じ、DC計測部3
のDC測定回路5によるDC測定を繰シ返す。
上述した様に従来の論理集積回路の試験装置では、機能
試験の各ピン毎の結果の入っている比較結果メモリ7と
、DC計測部3のDC測定ピン制御部4とは各々独立し
ているため、機能試験で出力と期待・ぐタンが一致しな
かったDUTの出力端子のみを機能試験終了後にDC測
定を行うことは不可能であった。このため、あらかじめ
DUTの出力端子を全て測定する様にしておき、機能試
験でDUTからの出力が期待パターンと一致しなかった
端子が発生した時には、DUTの全出力端子をDC試験
する様な手段を採用せざるを得なかった。
試験の各ピン毎の結果の入っている比較結果メモリ7と
、DC計測部3のDC測定ピン制御部4とは各々独立し
ているため、機能試験で出力と期待・ぐタンが一致しな
かったDUTの出力端子のみを機能試験終了後にDC測
定を行うことは不可能であった。このため、あらかじめ
DUTの出力端子を全て測定する様にしておき、機能試
験でDUTからの出力が期待パターンと一致しなかった
端子が発生した時には、DUTの全出力端子をDC試験
する様な手段を採用せざるを得なかった。
本発明は被試験論理集積回路の任意の端子に接続可能な
DC計測部と、被試験論理集積回路の機能試、験に使用
する被試験論理集積回路への入力パタンと被試験論理集
積回路の出力端子からの出力の期待・ぐタンを格納する
パタンメモリ部と、機能試験時に被試験論理集積回路の
出力端子からの出力と前記パタンメモリ部からの期待・
ぐタンとの比較結果を記憶する比較結果メモリと、前記
DC計測部の被試験論理集積回路の端子への接続を制御
するDC測定ピン制御部と、DC測定ピン制御部への被
試験論理集積回路の前記DC計測部を接続する端子ナン
バーを前記比較結果メモリーに従って決定する選択回路
とを有することを特徴とする論理集積回路の試験装置で
ある。
DC計測部と、被試験論理集積回路の機能試、験に使用
する被試験論理集積回路への入力パタンと被試験論理集
積回路の出力端子からの出力の期待・ぐタンを格納する
パタンメモリ部と、機能試験時に被試験論理集積回路の
出力端子からの出力と前記パタンメモリ部からの期待・
ぐタンとの比較結果を記憶する比較結果メモリと、前記
DC計測部の被試験論理集積回路の端子への接続を制御
するDC測定ピン制御部と、DC測定ピン制御部への被
試験論理集積回路の前記DC計測部を接続する端子ナン
バーを前記比較結果メモリーに従って決定する選択回路
とを有することを特徴とする論理集積回路の試験装置で
ある。
次に本発明の一実施例について図面を参照して説明する
。
。
第1図は、本発明の一実施例の構成ブロック図である。
従来の構成ブロック図である第2図と同じものについて
は同一番号を付しである。
は同一番号を付しである。
10はDC計測部3のDC測定ピン制御部4へのDC測
定を行うDUTの端子ナンバーの設定をコントローラ1
からパスライン2を介して行うかまたは、比較結果メモ
リ7からの情報に従って行うかを選択する選択回路であ
る。比較結果メモリ7の情報に従ってDUTのDC測定
端子ナンバー指定を行う場合には、比較結果メモリ7の
情報を読みこみ、論理″1”が設定されているピンのみ
をDC測定ピン制御部4にDUTのDC測定端子ナンバ
ーとして設定する。11は比較結果メモリ7の各ピン毎
の比較結果を機能試験終了時にDC測定ピンパスライン
12に出力する・ぐス制御部である。
定を行うDUTの端子ナンバーの設定をコントローラ1
からパスライン2を介して行うかまたは、比較結果メモ
リ7からの情報に従って行うかを選択する選択回路であ
る。比較結果メモリ7の情報に従ってDUTのDC測定
端子ナンバー指定を行う場合には、比較結果メモリ7の
情報を読みこみ、論理″1”が設定されているピンのみ
をDC測定ピン制御部4にDUTのDC測定端子ナンバ
ーとして設定する。11は比較結果メモリ7の各ピン毎
の比較結果を機能試験終了時にDC測定ピンパスライン
12に出力する・ぐス制御部である。
機能試験で出力が・ぐタンメモリ部6からの期待・ゼタ
ンと一致しないDUTの出力端子で、電圧印加電流判定
のDC試験を行う場合には、コントローラ1から印加電
圧及び測定電流リミット値をパスライン2を介してDC
計測部3のDC測定回路5にあらかじめ設定しておく。
ンと一致しないDUTの出力端子で、電圧印加電流判定
のDC試験を行う場合には、コントローラ1から印加電
圧及び測定電流リミット値をパスライン2を介してDC
計測部3のDC測定回路5にあらかじめ設定しておく。
また、選択回路10には機能試験実行後にDC測定ピン
・ぐスライン12を選択させておき、比較結果メモリ7
の情報でDC測定ピン制御部4にDC測定端子ナンバー
を設定する様にしておく。機能試験を実行し、出力が・
ぐタンメモリ部6からの期待パタンと一致しないDUT
の出力端子が発生すると、機能試験実行後に比較結果メ
モリ7の内容がパス制御11を介してDC測定ピン・ぐ
スライン12に出力され選択回路10で論理゛1”を設
定されているピンをDUTのDC測定端子ナンバーとし
てDC測定ピン制御部4に設定する。DC測定ピン制御
部4に設定されたDUTの測定端子毎にDC測定回路5
が順に接続され、あらかじめ設定してあったDC測定条
件でDCijlll定が実施される。
・ぐスライン12を選択させておき、比較結果メモリ7
の情報でDC測定ピン制御部4にDC測定端子ナンバー
を設定する様にしておく。機能試験を実行し、出力が・
ぐタンメモリ部6からの期待パタンと一致しないDUT
の出力端子が発生すると、機能試験実行後に比較結果メ
モリ7の内容がパス制御11を介してDC測定ピン・ぐ
スライン12に出力され選択回路10で論理゛1”を設
定されているピンをDUTのDC測定端子ナンバーとし
てDC測定ピン制御部4に設定する。DC測定ピン制御
部4に設定されたDUTの測定端子毎にDC測定回路5
が順に接続され、あらかじめ設定してあったDC測定条
件でDCijlll定が実施される。
以上説明したように本発明は機能試験の結果を示してい
る比較結果メモリの情報でDC測定ピンの設定を可能と
することにより、機能試験にて期待パタンと一致しなか
ったピンのみをDC測定することが可能となるばかりで
なく、最近の論理集積回路のピン数は非常に増大してき
ており、本発明を実施することで、機能試験で不良とな
ったピンを測定するのに必要なDC測定ピン数を減らし
、DC測定時間を短縮する効果も期待できる効果を有す
るものである。
る比較結果メモリの情報でDC測定ピンの設定を可能と
することにより、機能試験にて期待パタンと一致しなか
ったピンのみをDC測定することが可能となるばかりで
なく、最近の論理集積回路のピン数は非常に増大してき
ており、本発明を実施することで、機能試験で不良とな
ったピンを測定するのに必要なDC測定ピン数を減らし
、DC測定時間を短縮する効果も期待できる効果を有す
るものである。
第1図は本発明の一実施例の構成ブロック図、第2図は
従来例の構成ブロック図である。 1・・・コントローラ、2・・・ノぐスライン、3・・
DC計測部、4・・・DC測定ピン制御部、5・・・D
C測定回路、6・・・パタンメモリ部、7・・比較結果
メモリ、8・・・ステーション部、10・・・選択回路
、11・・・パス制御部、12・・DCilllffl
ピンノぐスライン。
従来例の構成ブロック図である。 1・・・コントローラ、2・・・ノぐスライン、3・・
DC計測部、4・・・DC測定ピン制御部、5・・・D
C測定回路、6・・・パタンメモリ部、7・・比較結果
メモリ、8・・・ステーション部、10・・・選択回路
、11・・・パス制御部、12・・DCilllffl
ピンノぐスライン。
Claims (1)
- (1)被試験論理集積回路の任意の端子に接続可能なD
C計測部と、被試験論理集積回路の機能試験に使用する
被試験論理集積回路への入力パタンと被試験論理集積回
路の出力端子からの出力の期待パタンを格納するパタン
メモリ部と、機能試験時に被試験論理集積回路の出力端
子からの出力と前記パタンメモリ部からの期待パタンと
の比較結果を記憶する比較結果メモリと、前記DC計測
部の被試験論理集積回路の端子への接続を制御するDC
測定ピン制御部と、DC測定ピン制御部への被試験論理
集積回路の前記DC計測部を接続する端子ナンバーを前
記比較結果メモリに従って決定する選択回路とを有する
ことを特徴とする論理集積回路の試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235650A JPS6295474A (ja) | 1985-10-22 | 1985-10-22 | 論理集積回路の試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235650A JPS6295474A (ja) | 1985-10-22 | 1985-10-22 | 論理集積回路の試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6295474A true JPS6295474A (ja) | 1987-05-01 |
Family
ID=16989154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60235650A Pending JPS6295474A (ja) | 1985-10-22 | 1985-10-22 | 論理集積回路の試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6295474A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238874A (ja) * | 1988-07-28 | 1990-02-08 | Yokogawa Electric Corp | 半導体テストシステム |
US6271615B1 (en) | 1997-05-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Brush holder |
-
1985
- 1985-10-22 JP JP60235650A patent/JPS6295474A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238874A (ja) * | 1988-07-28 | 1990-02-08 | Yokogawa Electric Corp | 半導体テストシステム |
US6271615B1 (en) | 1997-05-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Brush holder |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4651088A (en) | Device for testing semiconductor devices | |
JPS60100065A (ja) | 電子回路の自動化テスト中にプログラムしたテスト信号を印加すると共にモニタする方法及び装置 | |
JPS60247942A (ja) | 半導体メモリ試験装置 | |
US4686628A (en) | Electric device or circuit testing method and apparatus | |
US8275569B2 (en) | Test apparatus and diagnosis method | |
US6025708A (en) | System for verifying signal voltage level accuracy on a digital testing device | |
JP2944256B2 (ja) | デバッグ用プログラム作成方法 | |
JPS6295474A (ja) | 論理集積回路の試験装置 | |
JPS62272166A (ja) | 回路テスタ | |
US20070186131A1 (en) | Low cost imbedded load board diagnostic test fixture | |
JPS6329277A (ja) | 論理集積回路の試験装置 | |
JP4259692B2 (ja) | 回路基板検査装置 | |
US6101458A (en) | Automatic ranging apparatus and method for precise integrated circuit current measurements | |
JP2010002315A (ja) | 半導体試験装置とそのdc特性試験方法 | |
JPH04221780A (ja) | 回路基板検査装置における測定用ピンの接触不良検出方法 | |
US5604750A (en) | Method for voltage setup of integrated circuit tester | |
JP3331103B2 (ja) | Icテスタの電流測定装置 | |
JP2000292490A (ja) | Lsiテスタ及びlsiのテスト方法 | |
JP2730504B2 (ja) | 試験用プローブピンの接触不良判断方法およびインサーキットテスタ | |
JPS61234375A (ja) | プリント基板の検査方法およびその検査装置 | |
JPS6016697B2 (ja) | 継電器試験装置 | |
JP2618112B2 (ja) | 半導体試験装置 | |
JPH10288650A (ja) | 半導体集積回路 | |
JPH05164812A (ja) | Icテスタ用直流試験装置 | |
JPH10253698A (ja) | 半導体素子の特性試験方法及びその装置 |