JPS629451A - パラレルデ−タ入力装置 - Google Patents
パラレルデ−タ入力装置Info
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- JPS629451A JPS629451A JP60148635A JP14863585A JPS629451A JP S629451 A JPS629451 A JP S629451A JP 60148635 A JP60148635 A JP 60148635A JP 14863585 A JP14863585 A JP 14863585A JP S629451 A JPS629451 A JP S629451A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパラレルデータ入力装置、特に周辺装置と制御
信号の交換を行いながらパラレルデータの入力を行うパ
ラレルデータ入力ｖｃａに関する。
信号の交換を行いながらパラレルデータの入力を行うパ
ラレルデータ入力ｖｃａに関する。
近年、半導体技術の目ざましい発展に伴い、情報処理装
置の利用は非常な勢いで拡大してきている。これに伴い
、各情報処理装置間でのデータ転送を行う機会が増大し
、効率の良いデータ転送は情報処理装置システム全体の
性能にとって非常に重要な課題となっている。このデー
タ転送にはシリアル方式とパラレル方式の２通りがある
が、この内パラレル方式はバイトま九に語単位に複数ビ
ットの並列なデータ線を通してデータを転送するもので
、例えばコンピュータとプリンタ間などの情報処理装置
間のデータ転送に用いられている。
置の利用は非常な勢いで拡大してきている。これに伴い
、各情報処理装置間でのデータ転送を行う機会が増大し
、効率の良いデータ転送は情報処理装置システム全体の
性能にとって非常に重要な課題となっている。このデー
タ転送にはシリアル方式とパラレル方式の２通りがある
が、この内パラレル方式はバイトま九に語単位に複数ビ
ットの並列なデータ線を通してデータを転送するもので
、例えばコンピュータとプリンタ間などの情報処理装置
間のデータ転送に用いられている。
１１４図のブロック図と第５図のタイミングチャートラ
用いてこの方法によるデータの入力について説明する。
用いてこの方法によるデータの入力について説明する。
以下の説明ではパラレルデータを入力する情報処理装置
をパラレルデータ入力処理装置、パラレルデータを出力
する情報処理装置を周辺装置と呼ぶ。第４図に示すよう
にパラレルデータ入力処理装置４０１と周辺装置４０２
はデータ線４０３と８ＴＲ，ＯＢＢ信号線４０４．ＲＥ
ＡＤＹ信号線４０５と呼ぶ２本の信号線とを介して接続
している。
をパラレルデータ入力処理装置、パラレルデータを出力
する情報処理装置を周辺装置と呼ぶ。第４図に示すよう
にパラレルデータ入力処理装置４０１と周辺装置４０２
はデータ線４０３と８ＴＲ，ＯＢＢ信号線４０４．ＲＥ
ＡＤＹ信号線４０５と呼ぶ２本の信号線とを介して接続
している。
８ＴＲＯＢＥ信号４０４は周辺装置４０２が制御する信
号で、ＲＥＡＤＹ信号はパラレルデータ入力処理装置４
０１が制御する信号である。
号で、ＲＥＡＤＹ信号はパラレルデータ入力処理装置４
０１が制御する信号である。
第５図のタイ建ングチャートに示すように、まず周辺装
置４０２がデータ線４０３上にｔｌ のタイミングでパ
ラレルデータを出力し、８ＴＲＯＢｇ信号４０４をｔ２
のタイミングでアクティブにする。これを検知してパラ
レルデータ入力処理装置４０ ｉｔ！ＲＥＡＤＹｔｌ４
０５をｔｓのタイミングでインアクティブにし、続＜ｔ
ｎ のタイミングでデータ１ｌｉ４０３上のパラレルデ
ータを読み込み、データメモリのバッフ丁へ格納する。
置４０２がデータ線４０３上にｔｌ のタイミングでパ
ラレルデータを出力し、８ＴＲＯＢｇ信号４０４をｔ２
のタイミングでアクティブにする。これを検知してパラ
レルデータ入力処理装置４０ ｉｔ！ＲＥＡＤＹｔｌ４
０５をｔｓのタイミングでインアクティブにし、続＜ｔ
ｎ のタイミングでデータ１ｌｉ４０３上のパラレルデ
ータを読み込み、データメモリのバッフ丁へ格納する。
すべての受信処理が終ると、パラレルデータ入力処理装
置４０１はｔ＋ｓ のタイミングでＲＥＡＤＹ信号４０
５ｔ−アクティブにする。それを検知して周辺装置４０
２框ｔｓ のタイミングでＳＴＫＯＢｇ信号４０４ｔ
−インアクティブにして、データの出力を止める。これ
ｖｃ工つて１個のパラレルデータの転送動作は完了し、
両装置は次のデータを授受する事が可能となる。
置４０１はｔ＋ｓ のタイミングでＲＥＡＤＹ信号４０
５ｔ−アクティブにする。それを検知して周辺装置４０
２框ｔｓ のタイミングでＳＴＫＯＢｇ信号４０４ｔ
−インアクティブにして、データの出力を止める。これ
ｖｃ工つて１個のパラレルデータの転送動作は完了し、
両装置は次のデータを授受する事が可能となる。
トコろで、従来のパラレルデータ入力処理装置は、入出
力ポートの制御とデータ転送をすべてプログラムで実行
するという方法でデータ受信処理を行つてきた。その具
体例を第６図を用いて説明する。
力ポートの制御とデータ転送をすべてプログラムで実行
するという方法でデータ受信処理を行つてきた。その具
体例を第６図を用いて説明する。
同図において、ＣＰＵ６０１は算術論理演算装置（以下
ＡＬＵと記丁）６０２．プログラム状態語（以下ＰＳＷ
と記す） ６０３．プログラムカウンタ（以下ＰＣと記
す）６０７．命令レジスタ６ｏ４゜テ：ｆ−／６０５．
笑行制御部６０６．汎用レジスタ群６０８から構成され
ている０通常ＣＰＵ６０１はプログラムメモリ６１０に
格納されているプログラムを実行する。
ＡＬＵと記丁）６０２．プログラム状態語（以下ＰＳＷ
と記す） ６０３．プログラムカウンタ（以下ＰＣと記
す）６０７．命令レジスタ６ｏ４゜テ：ｆ−／６０５．
笑行制御部６０６．汎用レジスタ群６０８から構成され
ている０通常ＣＰＵ６０１はプログラムメモリ６１０に
格納されているプログラムを実行する。
出カポ−）６２２１−ＩＣＰＵ６０１から送られるコマ
ンドに従りて、受信完了（ＲＥＡＤＹ）信号６３２を制
御する。入力ポートロ２３はパラレルデータが伝送され
る複数本のデータ線６３３に接続している複数ビットの
入力ポートである０割込み要求制御部６２１は８ＴＫＯ
Ｂｇ信号６３１がアクティブになると実行制御部６０６
に対し割込み実行指示信号６２４をアクティブにする。
ンドに従りて、受信完了（ＲＥＡＤＹ）信号６３２を制
御する。入力ポートロ２３はパラレルデータが伝送され
る複数本のデータ線６３３に接続している複数ビットの
入力ポートである０割込み要求制御部６２１は８ＴＫＯ
Ｂｇ信号６３１がアクティブになると実行制御部６０６
に対し割込み実行指示信号６２４をアクティブにする。
それを受けた実行制御部６０６は通常の命令実行を中断
してパラレルデータ受信割込み処理を実行する。
してパラレルデータ受信割込み処理を実行する。
データメモリ６゛１１内には、受信データ格納領域６１
３とスタック領域６１２を設け、受信データ格納領域６
１３を指定するアドレス情報と受信回数情報は受信動作
パラメータ保持領域６１４ｖｃあらかじめ設定しておく
。
３とスタック領域６１２を設け、受信データ格納領域６
１３を指定するアドレス情報と受信回数情報は受信動作
パラメータ保持領域６１４ｖｃあらかじめ設定しておく
。
次に、第７図のフローチャートを用いて割込みによるソ
フトウェアの処理手順を述べる。８ＴＲＯＢＥ信号６３
１がアクティブになると、実行制御部６０６に割込み処
理′ｆｔ笑行実行。■まず、それまでの処理内容を保持
しておくために、ＰＣ６０７，ＰＳＷ６０３゜汎用レジ
スタ群６０８の内容をスタック領域６１２に退避する。
フトウェアの処理手順を述べる。８ＴＲＯＢＥ信号６３
１がアクティブになると、実行制御部６０６に割込み処
理′ｆｔ笑行実行。■まず、それまでの処理内容を保持
しておくために、ＰＣ６０７，ＰＳＷ６０３゜汎用レジ
スタ群６０８の内容をスタック領域６１２に退避する。
■出力ポートロ２２に対して、 ＲＥＡＤＹ信号６３２
１！−インアクティブにするコマンドを送る。０次に受
信動作パラメータ保持領域６１４から受信データ格納領
域６１３のアドレスを読み出して汎用レジスタ詳６０８
内のメモリポインタにロードする。また同領域から受信
回数も読み出してレジスタにロードする。０その後、入
力ポートロ２３からデータ線６３３上のパラレルデータ
を読み出し、■メモリポインタで指定された受信データ
格納領域６１３円の該当番地に格納する。
１！−インアクティブにするコマンドを送る。０次に受
信動作パラメータ保持領域６１４から受信データ格納領
域６１３のアドレスを読み出して汎用レジスタ詳６０８
内のメモリポインタにロードする。また同領域から受信
回数も読み出してレジスタにロードする。０その後、入
力ポートロ２３からデータ線６３３上のパラレルデータ
を読み出し、■メモリポインタで指定された受信データ
格納領域６１３円の該当番地に格納する。
■受信回数が所定回数に達した時ＩＣは、複数のひとま
とｔりのデータに対する受信（以下、群データ受信と記
す）が完了したものとして群データ受信完了処理に分岐
する。■〜［株］また、所定回数の受信が終了していな
い時は、受信データ格納領域のアドレス情報と受信回数
を更新して受信動作パラメータ保持領域６１４に返却す
る。０次に出力ポートロ２２にＲＥＡＤＹ信号６３２を
アクティブにするコマンドを転送する。＠就いて汎用レ
ジスタ群６０Ｂ、Ｐ８Ｗ６０３．ＰＣ６０７を復帰して
、受信割込みサービスを完了する。ＣＰ ０６０１は通
常プログラムの実行を再開し、１個のパラレルデータ入
力処理は完了する。
とｔりのデータに対する受信（以下、群データ受信と記
す）が完了したものとして群データ受信完了処理に分岐
する。■〜［株］また、所定回数の受信が終了していな
い時は、受信データ格納領域のアドレス情報と受信回数
を更新して受信動作パラメータ保持領域６１４に返却す
る。０次に出力ポートロ２２にＲＥＡＤＹ信号６３２を
アクティブにするコマンドを転送する。＠就いて汎用レ
ジスタ群６０Ｂ、Ｐ８Ｗ６０３．ＰＣ６０７を復帰して
、受信割込みサービスを完了する。ＣＰ ０６０１は通
常プログラムの実行を再開し、１個のパラレルデータ入
力処理は完了する。
以上説明し九とおり、従来のパラレルデータ入力処理装
置は割込みによるソフトウェア処理＆Ｃ工つてデータ受
信の手続きを実行している。ところが、この割込みを用
いる方法は受信データ転送の他に、ＣＰＵの割込み処理
やｐｃ、ｐｓｗ、汎用レジスタ群の退避と復帰、メイン
ルーチンへの復帰などを行なわなければならない。その
ため、これらの副次的な処理に関するプログラムが、前
述したパラレルデータ受信割込みサービスルーチンの相
当の部分を占めている。これはＣＰＵが本来行うべき主
要な処理の実行時間を減少させ、ＣＰＵの処理能力を著
しく低下させると埴う欠点を有している。
置は割込みによるソフトウェア処理＆Ｃ工つてデータ受
信の手続きを実行している。ところが、この割込みを用
いる方法は受信データ転送の他に、ＣＰＵの割込み処理
やｐｃ、ｐｓｗ、汎用レジスタ群の退避と復帰、メイン
ルーチンへの復帰などを行なわなければならない。その
ため、これらの副次的な処理に関するプログラムが、前
述したパラレルデータ受信割込みサービスルーチンの相
当の部分を占めている。これはＣＰＵが本来行うべき主
要な処理の実行時間を減少させ、ＣＰＵの処理能力を著
しく低下させると埴う欠点を有している。
また入力ポートの代わりに専用のパラレルデータ入力Ｉ
’３Ｉを用いる方法がある。これは８’Ｉ’ＲＯＢＥ信
号６３１がアクティブになったタイミングでデータがＣ
ＰＵ６０１によって読み出されるとＲ，ＥＡＤＹ信号６
３：ｌ出力するものである。しかしこの場合も、割込み
処理を実行しなければならず、上述したレジスタの退避
等の処理に伴う負荷はほとんど転減されず、更にマイク
ロコンビエータとは別＆ＣＬ８Ｉｔ−用いなけれはなら
ないため装置規模が大きくなり経済的負担が増大する。
’３Ｉを用いる方法がある。これは８’Ｉ’ＲＯＢＥ信
号６３１がアクティブになったタイミングでデータがＣ
ＰＵ６０１によって読み出されるとＲ，ＥＡＤＹ信号６
３：ｌ出力するものである。しかしこの場合も、割込み
処理を実行しなければならず、上述したレジスタの退避
等の処理に伴う負荷はほとんど転減されず、更にマイク
ロコンビエータとは別＆ＣＬ８Ｉｔ−用いなけれはなら
ないため装置規模が大きくなり経済的負担が増大する。
本発明の目的は上記欠点を解決し、ＣＰＵの処理能力の
低下を回避するパラレルデータ入力装置を提供する事に
ある。
低下を回避するパラレルデータ入力装置を提供する事に
ある。
本発明によると入力制御信号の制御によりデータを保持
する入力データ保持手段と、受信完了信号を出力する信
号出力手段と、プログラムおよび装置１１ｔ−備えたパ
ラレルデータ入力装置において、前記中央処理装置が前
記プログラム実行にかかわる状態を保持したまま前記入
力データの転送処理と前記信号出力手段の制御とを行い
得るデータ入力処理制御手段を有し、前記入力制御信号
が発生した時、前記データ入力処理制御手段により前記
中央処理装置が所定のパラレルデータ入力処理を行う事
を特徴とするパラレルデータ入力処理装置が得られる。
する入力データ保持手段と、受信完了信号を出力する信
号出力手段と、プログラムおよび装置１１ｔ−備えたパ
ラレルデータ入力装置において、前記中央処理装置が前
記プログラム実行にかかわる状態を保持したまま前記入
力データの転送処理と前記信号出力手段の制御とを行い
得るデータ入力処理制御手段を有し、前記入力制御信号
が発生した時、前記データ入力処理制御手段により前記
中央処理装置が所定のパラレルデータ入力処理を行う事
を特徴とするパラレルデータ入力処理装置が得られる。
次に本発明について図面を参照して詳細に説明する。
以下、５ＴＲＯＢＥ信号によるパラレルデータ入力処理
要求″ＩｋＩ１０要求と呼ぶ。従来のパラレルデータ入
力処理装！ｉＬｔ！ Ｉｌｏ 要求の発生に対し割込
み処理を実行していた０本発明は、Ｉ１０要求の発生Ｖ
Ｃより、プログラム処理を介入する事ｙｒ＜、ｐｃ。
要求″ＩｋＩ１０要求と呼ぶ。従来のパラレルデータ入
力処理装！ｉＬｔ！ Ｉｌｏ 要求の発生に対し割込
み処理を実行していた０本発明は、Ｉ１０要求の発生Ｖ
Ｃより、プログラム処理を介入する事ｙｒ＜、ｐｃ。
ＰＡＷ、汎用レジスタ群の状ｎｔ−保持したｔｔ。
データ線上のパラレルデータをラッチし、該データをデ
ータメモリに転送し、ＲＥＡＤＹ信号を出力するように
し友ものである。以下、前記したデータのラッチから転
送と信号出力までの一連の処理形態をマクロサービスと
呼ぶ。
ータメモリに転送し、ＲＥＡＤＹ信号を出力するように
し友ものである。以下、前記したデータのラッチから転
送と信号出力までの一連の処理形態をマクロサービスと
呼ぶ。
第１図に本発明の一実施例の構成を示し友ブロック図で
ある。ＣＰＵ １０１．プログラムメモリ１４１、デー
タメモリ１４２．入力データ保持部１２２、 Ｉｌｏ
要求制御部１１３Ｔｕｆ−／ハ２１３１を介して相
互ｖｃ接続している。ＣＰＵｌ０Ｉは算術論理演算部Ａ
ＬＵＩ ０２．プログラムカウンタＰＣ１０３、プログ
ラム状態語Ｐ８Ｗ１０４．演算するデータメモリ番地の
インデックスなどを格納する汎用レジスタ群１０５．実
行中の命令を保持する命令レジスタ１０６．命令レジス
タ１０６の内容を解読し各種制御信号を発生する命令デ
コーダ１０７．命令デコーダ１０７の出力に工りＣＰＵ
全体の動作を制御する実行制御部１０８により構成され
ている。
ある。ＣＰＵ １０１．プログラムメモリ１４１、デー
タメモリ１４２．入力データ保持部１２２、 Ｉｌｏ
要求制御部１１３Ｔｕｆ−／ハ２１３１を介して相
互ｖｃ接続している。ＣＰＵｌ０Ｉは算術論理演算部Ａ
ＬＵＩ ０２．プログラムカウンタＰＣ１０３、プログ
ラム状態語Ｐ８Ｗ１０４．演算するデータメモリ番地の
インデックスなどを格納する汎用レジスタ群１０５．実
行中の命令を保持する命令レジスタ１０６．命令レジス
タ１０６の内容を解読し各種制御信号を発生する命令デ
コーダ１０７．命令デコーダ１０７の出力に工りＣＰＵ
全体の動作を制御する実行制御部１０８により構成され
ている。
プログラムメモリ１４１はメインプログラムや割込みサ
ービスプログラムを記憶する。データメモリ１４２は受
信データ格納領域１４４とスタック領域１４３と、マク
ロサービス処理動作に必要なデータを有するパラメータ
ｔ−ａするマクロサービス制御部１４５を含む。入力デ
ータ保持部１２２ａデータ線１５１ｖｃ接続していてＳ
ＴＲ，ＯＢＥ信号１５２の制御でデータ線１５１上のパ
ラレルデータをラッチする。信号出力手段１２３は、読
み出し信号１５４と５ＴＲＯＢＥ信号１５２＆Ｃ従い、
ＲＥＡＤＹ信号１５３會制御する、データ入力処理制御
部１１１ｔ！命令レジスタ１０６に命令コードを送る機
能を有するＩｌｏ 要求愛は付は部１１２と、Ｉ１０
要求受は付は部１１２に対しＩｌｏ 処理実行要求信号
１１４と、！ｉ！行形行形足指定信号１１５御を行うＩ
ｌｏ 要求制御部１１３とを含む。
ービスプログラムを記憶する。データメモリ１４２は受
信データ格納領域１４４とスタック領域１４３と、マク
ロサービス処理動作に必要なデータを有するパラメータ
ｔ−ａするマクロサービス制御部１４５を含む。入力デ
ータ保持部１２２ａデータ線１５１ｖｃ接続していてＳ
ＴＲ，ＯＢＥ信号１５２の制御でデータ線１５１上のパ
ラレルデータをラッチする。信号出力手段１２３は、読
み出し信号１５４と５ＴＲＯＢＥ信号１５２＆Ｃ従い、
ＲＥＡＤＹ信号１５３會制御する、データ入力処理制御
部１１１ｔ！命令レジスタ１０６に命令コードを送る機
能を有するＩｌｏ 要求愛は付は部１１２と、Ｉ１０
要求受は付は部１１２に対しＩｌｏ 処理実行要求信号
１１４と、！ｉ！行形行形足指定信号１１５御を行うＩ
ｌｏ 要求制御部１１３とを含む。
Ｉ１０要求制御部１１３回実行形態指定信号１１５０レ
ベルがハイレベルであればマクロサービス処理、ロウレ
ベルであれば割込み処理をＩ１０要求受は付は部１１２
１Ｃ対して指示する。
ベルがハイレベルであればマクロサービス処理、ロウレ
ベルであれば割込み処理をＩ１０要求受は付は部１１２
１Ｃ対して指示する。
データメモリ１４２内のマクロサービス制御部１４５ｔ
！、’入力データを格納する受信データ格納領域１４４
のアドレスを指定するメモリポインタ（以下、ＭＰと記
す）１４８と、入力データ保持部１２２のアドレスを指
定するポインタ（以下、５ＦＲＰと記す）１４６と、受
信データ格納領域１４４ｖｃ格納するデータの個数を保
持するターミナルカウンタ（以下、ＴＣと記す）１４７
から構成されている。
！、’入力データを格納する受信データ格納領域１４４
のアドレスを指定するメモリポインタ（以下、ＭＰと記
す）１４８と、入力データ保持部１２２のアドレスを指
定するポインタ（以下、５ＦＲＰと記す）１４６と、受
信データ格納領域１４４ｖｃ格納するデータの個数を保
持するターミナルカウンタ（以下、ＴＣと記す）１４７
から構成されている。
次に本実施例の動作について、第１図の構成図と第２図
、第３図のタイミングチャートラ用いて説明する。
、第３図のタイミングチャートラ用いて説明する。
タイミングｔｌでＳ Ｔ Ｒ，ＯＢ Ｅ信号１５２がア
クティブになると、入力データ保持部１２２１！データ
＠１５１上のパラレルデータ上ラッチする。続くｔｚ
のタイミングで信号出力子Ｒ１２３ｔｉＲＥＡＩ）Ｙ信
号１５３ｔ−インアクティブにする。同じｔｚのタイミ
ングでＩ１０要求制＠部１１３は実行形態指定信号１１
５ｔ−ハイレベルに、■１０処理要求信号１１４′ｔ−
アクティブにし、Ｉ１０要求受は付け＠１１２はＣＰＵ
１０１ ｖＣ−ｆりＯｆ−ビス処理要求を発行する。
クティブになると、入力データ保持部１２２１！データ
＠１５１上のパラレルデータ上ラッチする。続くｔｚ
のタイミングで信号出力子Ｒ１２３ｔｉＲＥＡＩ）Ｙ信
号１５３ｔ−インアクティブにする。同じｔｚのタイミ
ングでＩ１０要求制＠部１１３は実行形態指定信号１１
５ｔ−ハイレベルに、■１０処理要求信号１１４′ｔ−
アクティブにし、Ｉ１０要求受は付け＠１１２はＣＰＵ
１０１ ｖＣ−ｆりＯｆ−ビス処理要求を発行する。
マクロサービスの動作について説明する。工１０処理実
行要求信号１１４がアクティブで且つ実行形態指定信号
１１５がノ・イレベルである事を検知して、Ｉｌｏ ｉ
求愛は付は部１１２は命令レジスタ１０６にマクレサー
ビス処理コードを設定する。
行要求信号１１４がアクティブで且つ実行形態指定信号
１１５がノ・イレベルである事を検知して、Ｉｌｏ ｉ
求愛は付は部１１２は命令レジスタ１０６にマクレサー
ビス処理コードを設定する。
このマクロサービス処理コードにデコーダ１０７でデコ
ードされ、これを受けて実行制御部１０８はＰＣＩＱ３
の更新を禁止して、ＰＣ１０３，Ｐ８Ｗ１０４、汎用レ
ジスタ群１０５の値を保持したまま以下の処理ｔ−実行
する。
ードされ、これを受けて実行制御部１０８はＰＣＩＱ３
の更新を禁止して、ＰＣ１０３，Ｐ８Ｗ１０４、汎用レ
ジスタ群１０５の値を保持したまま以下の処理ｔ−実行
する。
■Ｉ１０ 要求側ｍ部１１３１！データバス１３１上に
マクロサービス制御部１４５のアドレスを読み、データ
メモリ１４２内のマクロサービス制御部の位置を知る。
マクロサービス制御部１４５のアドレスを読み、データ
メモリ１４２内のマクロサービス制御部の位置を知る。
■実行制御部１０８ｒＬ読み出し入力データ保持部１２
２に受信したパラレルデータをデータバス１３１ｖｃ出
力し、実行制御部１０８がこのデータをＭＰ１４８で指
示される受信データ格納領域１４４の当該番地に格納す
る。また信号出力手段１２３に読み出し信号１５４がア
クティブになるとタイミングｔ４でＲＥＡＤＹ信号１５
３をアクティブにする。■実行制御部１０８は読み出し
信号１５４ｆ：インアクティブにして、ＴＣ１４７の値
をデータバス１３１上に読み出し、ＡＬＵ１０２を用い
てその値から１減じて再びＴＣ１４７に格納する。■減
算したＴＣ１４７の値が０でなければ、実行部１０８に
ＰＣ１０３０更新を許可し、中断していたプログラムの
実行を再開する。以上の過程を経てパラレルデータ入力
における１回のマクロサービスが終了する。
２に受信したパラレルデータをデータバス１３１ｖｃ出
力し、実行制御部１０８がこのデータをＭＰ１４８で指
示される受信データ格納領域１４４の当該番地に格納す
る。また信号出力手段１２３に読み出し信号１５４がア
クティブになるとタイミングｔ４でＲＥＡＤＹ信号１５
３をアクティブにする。■実行制御部１０８は読み出し
信号１５４ｆ：インアクティブにして、ＴＣ１４７の値
をデータバス１３１上に読み出し、ＡＬＵ１０２を用い
てその値から１減じて再びＴＣ１４７に格納する。■減
算したＴＣ１４７の値が０でなければ、実行部１０８に
ＰＣ１０３０更新を許可し、中断していたプログラムの
実行を再開する。以上の過程を経てパラレルデータ入力
における１回のマクロサービスが終了する。
次に、第３図のタイミングチャートを参照しながらＴＣ
１４７の値が減算の結果、０になった場合の動作につい
て説明する。この場合実行制御部１０８に前記■の処理
に継続して次の処理を実行する。■′実行制御部１０８
の制御に工す、工１０要求制御部１１３はタイミングｔ
ｓで実行形態指定信号１１５をロウレベルにしてＩ１０
処理要求信号１１４をアクティブにする。
１４７の値が減算の結果、０になった場合の動作につい
て説明する。この場合実行制御部１０８に前記■の処理
に継続して次の処理を実行する。■′実行制御部１０８
の制御に工す、工１０要求制御部１１３はタイミングｔ
ｓで実行形態指定信号１１５をロウレベルにしてＩ１０
処理要求信号１１４をアクティブにする。
この結果、工１０要求受は付は部１１２［Ｉ１０処理要
求信号１１４がアクティブで且つ実行形態指定信号１１
５がロウレベルである事を検知して、命令レジスタ１０
６１Ｃ割込み処理コードを出力する。この割込み処理コ
ードはデコーダ１０７でデコードされ、これを受けて実
行制御部１０８ＵＰＣ１０３の更新を禁止して、次の割
込み処理ヲ実行する。■実行制御部１０８に、ＰＣ１０
３，Ｐ８Ｗ１０４、汎用レジスタ群１０５の値をデータ
メモリ１４２内のスタック領域１４３に退避する。■Ｉ
１０ 要求制御部１１３に割込み処理プログラムの分岐
アドレスをデータバス１３１上に出カシ、実行制御部１
０８がこの割込み分岐アドレスｆ：ＰＣ１０３に転送す
る。
求信号１１４がアクティブで且つ実行形態指定信号１１
５がロウレベルである事を検知して、命令レジスタ１０
６１Ｃ割込み処理コードを出力する。この割込み処理コ
ードはデコーダ１０７でデコードされ、これを受けて実
行制御部１０８ＵＰＣ１０３の更新を禁止して、次の割
込み処理ヲ実行する。■実行制御部１０８に、ＰＣ１０
３，Ｐ８Ｗ１０４、汎用レジスタ群１０５の値をデータ
メモリ１４２内のスタック領域１４３に退避する。■Ｉ
１０ 要求制御部１１３に割込み処理プログラムの分岐
アドレスをデータバス１３１上に出カシ、実行制御部１
０８がこの割込み分岐アドレスｆ：ＰＣ１０３に転送す
る。
こうして割込みサービスプログラムが起動され、ソフト
ウェアによる処理を実行する。
ウェアによる処理を実行する。
割込みサービスプログラムでは、受信データ領域１４４
内にストアされたデータ群に対する処理ｔ−実行する６
割込みサービスプログラムの最後でスタック領域１４３
ｖｃ退避していたデータをそれぞれ汎用レジスタ群１０
５．Ｐ８Ｗ１０４．ＰＣｌｏ：ｌＣ復帰して、これＩＣ
よって実行を中断していたプログラムの処理を再開する
。
内にストアされたデータ群に対する処理ｔ−実行する６
割込みサービスプログラムの最後でスタック領域１４３
ｖｃ退避していたデータをそれぞれ汎用レジスタ群１０
５．Ｐ８Ｗ１０４．ＰＣｌｏ：ｌＣ復帰して、これＩＣ
よって実行を中断していたプログラムの処理を再開する
。
以上の説明からもわかるように、本発明はプログラム処
理を介入させる事なく自動的にパラレルデータをラッチ
し、そのデータをメモリに転送し、且つ受信完了信号を
出力するものである。マクロサービスは入力制御信号に
よるＩｌｏ ！！求が発生すると、ＣＰＵの通常のプロ
グラム実行を中断し、ＰＣ，ＰＡＷ、に用レジスタ等の
ステータス情報およびデータを保持したまま、ＣＰＵが
通常のプログラム実行時の命令制御のためのノー−ドウ
エアを有効に利用して読み出し、転送、信号出力の処理
を行う。このため特殊なハードウェアを処理制御のため
に付加する必要がない。ＣＰＵｕマクロサービスを終了
すると保持していたステータスお工びデータメモリり、
中断していたプログラムの実行を再開する。このプログ
ラムの中断にソフトウェア上は見えない友め、見かけ上
プログラム処理の中に自動的にパラレルデータ入力処理
が挿入された形となる。
理を介入させる事なく自動的にパラレルデータをラッチ
し、そのデータをメモリに転送し、且つ受信完了信号を
出力するものである。マクロサービスは入力制御信号に
よるＩｌｏ ！！求が発生すると、ＣＰＵの通常のプロ
グラム実行を中断し、ＰＣ，ＰＡＷ、に用レジスタ等の
ステータス情報およびデータを保持したまま、ＣＰＵが
通常のプログラム実行時の命令制御のためのノー−ドウ
エアを有効に利用して読み出し、転送、信号出力の処理
を行う。このため特殊なハードウェアを処理制御のため
に付加する必要がない。ＣＰＵｕマクロサービスを終了
すると保持していたステータスお工びデータメモリり、
中断していたプログラムの実行を再開する。このプログ
ラムの中断にソフトウェア上は見えない友め、見かけ上
プログラム処理の中に自動的にパラレルデータ入力処理
が挿入された形となる。
また、所定回数のマクロサービスを終了すると、従来の
割込みを発生させてＣＰＵに一連のマクロサービスの終
了を通知する。この割込み処理プログラムにおいて、デ
ータメモリ内の入力データ群に対する処理や、次のパラ
レルデータ入力のための準備を行う事ができる。
割込みを発生させてＣＰＵに一連のマクロサービスの終
了を通知する。この割込み処理プログラムにおいて、デ
ータメモリ内の入力データ群に対する処理や、次のパラ
レルデータ入力のための準備を行う事ができる。
以上述べたＬうに、本発明にパラレルデータの入力処理
をＣＰＵの実行状態を保つ几まま行う事ができるので、
実行状態一時退避のための副次的処理が不要になり、効
率的に目的とする入力処理を行う事ができる。これに工
ってＣＰＵは本来実行すべきプログラムの処理にあ友る
事ができ、ＣＰＵの処理能力も大幅に同上する。しかも
特殊なノー−ドウエアや専用のＬＳ Ｉ’ｉ付加する必
要がないので安価に実現する事ができる効果がある。
をＣＰＵの実行状態を保つ几まま行う事ができるので、
実行状態一時退避のための副次的処理が不要になり、効
率的に目的とする入力処理を行う事ができる。これに工
ってＣＰＵは本来実行すべきプログラムの処理にあ友る
事ができ、ＣＰＵの処理能力も大幅に同上する。しかも
特殊なノー−ドウエアや専用のＬＳ Ｉ’ｉ付加する必
要がないので安価に実現する事ができる効果がある。
第１図は不発明の一実施例の構成を示すブロックＩＩ、
ＩＥ２図ｕＴｃ＋ｏの場合の本発明の一実施例の信号出
力タイミングチャート、第３図ハＴＣ＝００場合の本発
明一実施例の傷号出力タイミングチャート、ｉＥ４図は
ハンドシェイクによるパラレルデータの転送を記したブ
ロック図、第５図はハンドシェイクにおける制御信号の
タイミングチャート、第６図に従来のパラレルデータ入
力処理装置を示すブロック図、第７図は従来の装置で行
なう割込み処理のプログラムのフローチャートである。 １０１・・・・・・ＣＰＵ、１０２・・・・・・ＡＬＵ
、１０３・・・・−ＰＣ，１０４・・・・・・ＰＡＷ、
１０５・・・・・・汎用レジスタ群、１０６・・・・・
・命令レジスタ、１０７・・・・・・デコーダ、１０８
・・・・・・実行制御部、１１１・・・・・・データ入
力処理制御部、１１２・・・・・・Ｉ１０要求受は付は
部、１１３・・・・・・Ｉ１０要求制御部、１１４・・
・・・・Ｉ１０処理実行委求信号、１１５・・・・・・
実行形態指定信号、１２２・・・・・・入力データ保持
部、１２３・・・・・・信号出力手段、１３１・・・・
・・データバス、１４１・・・・・・プログラムメモリ
、１４２・・・・・・データメモリ、１４３・・・・・
・スタック領域、１４４・・・・・・受信データ格納領
域、１４５・・・・・・マクロサービス制御部、１４６
・・・・・・８ＦＲＰ、１４７・・・・・・ＴＯ，１４
８・・・・・・ＭＰ、１５１・・・・・・データ線、１
５２・・・・・・入力制御信号、１５３・・・・・・受
信完了（ＲＥＡＤＹ）信号、１５４・・・・・・読み出
し信号、４０１・・・・・・パラレルデータ入力処理装
置、４０２・・・・・・周辺装置、４０３・・・・・・
データｌ１１４０４・・・・・・入力制御信号、４０５
・・・・・・受信完了（ＲＥＡＤＹ）信号、６０１・・
・、、、 ＣＰ Ｕ％６０２・・・・・・ＡＬＵ、６０
３・・・・・−Ｐ８Ｗ、６０４・・・・・・命令レジス
タ、６０５・・・・・・デコーダ、６０６・・・・・・
夾行制御部、６０７・・・・・・ＰＣ，６０８・旧・・
汎用レジスタ群、６１０・・・・・・プログラムメモリ
、６１１・・・・・・データメモリ、６１２・・・・・
・スタック領域、６１３・・・・・・受信データ格納領
域、６１４・・・・・・受信動作パラメータ保持領域、
６２１・・・・・・割込み要求側＃部、６２２・・・・
・・出力ポート、６２３・・・・・・入力ポート、６３
１・・・・・・入力制御信号、６３２・・・・・・受信
完了（Ｒ，ＥＡＬ）Ｙ）信号、６３３・・・・・・デー
タ線、６４１・旧・・データバス。 代理人 弁理士 内 原 ！ｔ５ｆ、ｔ ｔｚ
ｔｓ ｔ４ 第２図 第３図 第５図
ＩＥ２図ｕＴｃ＋ｏの場合の本発明の一実施例の信号出
力タイミングチャート、第３図ハＴＣ＝００場合の本発
明一実施例の傷号出力タイミングチャート、ｉＥ４図は
ハンドシェイクによるパラレルデータの転送を記したブ
ロック図、第５図はハンドシェイクにおける制御信号の
タイミングチャート、第６図に従来のパラレルデータ入
力処理装置を示すブロック図、第７図は従来の装置で行
なう割込み処理のプログラムのフローチャートである。 １０１・・・・・・ＣＰＵ、１０２・・・・・・ＡＬＵ
、１０３・・・・−ＰＣ，１０４・・・・・・ＰＡＷ、
１０５・・・・・・汎用レジスタ群、１０６・・・・・
・命令レジスタ、１０７・・・・・・デコーダ、１０８
・・・・・・実行制御部、１１１・・・・・・データ入
力処理制御部、１１２・・・・・・Ｉ１０要求受は付は
部、１１３・・・・・・Ｉ１０要求制御部、１１４・・
・・・・Ｉ１０処理実行委求信号、１１５・・・・・・
実行形態指定信号、１２２・・・・・・入力データ保持
部、１２３・・・・・・信号出力手段、１３１・・・・
・・データバス、１４１・・・・・・プログラムメモリ
、１４２・・・・・・データメモリ、１４３・・・・・
・スタック領域、１４４・・・・・・受信データ格納領
域、１４５・・・・・・マクロサービス制御部、１４６
・・・・・・８ＦＲＰ、１４７・・・・・・ＴＯ，１４
８・・・・・・ＭＰ、１５１・・・・・・データ線、１
５２・・・・・・入力制御信号、１５３・・・・・・受
信完了（ＲＥＡＤＹ）信号、１５４・・・・・・読み出
し信号、４０１・・・・・・パラレルデータ入力処理装
置、４０２・・・・・・周辺装置、４０３・・・・・・
データｌ１１４０４・・・・・・入力制御信号、４０５
・・・・・・受信完了（ＲＥＡＤＹ）信号、６０１・・
・、、、 ＣＰ Ｕ％６０２・・・・・・ＡＬＵ、６０
３・・・・・−Ｐ８Ｗ、６０４・・・・・・命令レジス
タ、６０５・・・・・・デコーダ、６０６・・・・・・
夾行制御部、６０７・・・・・・ＰＣ，６０８・旧・・
汎用レジスタ群、６１０・・・・・・プログラムメモリ
、６１１・・・・・・データメモリ、６１２・・・・・
・スタック領域、６１３・・・・・・受信データ格納領
域、６１４・・・・・・受信動作パラメータ保持領域、
６２１・・・・・・割込み要求側＃部、６２２・・・・
・・出力ポート、６２３・・・・・・入力ポート、６３
１・・・・・・入力制御信号、６３２・・・・・・受信
完了（Ｒ，ＥＡＬ）Ｙ）信号、６３３・・・・・・デー
タ線、６４１・旧・・データバス。 代理人 弁理士 内 原 ！ｔ５ｆ、ｔ ｔｚ
ｔｓ ｔ４ 第２図 第３図 第５図
Claims (1)
- 入力制御信号の制御によりデータを保持する入力データ
保持手段と、受信完了信号を出力する信号出力手段と、
プログラムおよび各種データを記憶するメモリ部と、前
記入力制御信号に基づく処理と前記プログラムによる処
理とを選択的に実行する中央処理装置を備えたパラレル
データ入力装置において、前記中央処理装置が前記プロ
グラム実行にかかわる状態を保持したまま前記入力デー
タの転送処理と前記信号出力手段の制御とを行い得るデ
ータ入力処理制御手段を有し、前記入力制御信号が発生
した時前記データ入力処理制御手段により前記中央処理
装置が所定のパラレルデータ入力処理を行う事を特徴と
するパラレルデータ入力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148635A JPS629451A (ja) | 1985-07-05 | 1985-07-05 | パラレルデ−タ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148635A JPS629451A (ja) | 1985-07-05 | 1985-07-05 | パラレルデ−タ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629451A true JPS629451A (ja) | 1987-01-17 |
| JPH0535456B2 JPH0535456B2 (ja) | 1993-05-26 |
Family
ID=15457199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148635A Granted JPS629451A (ja) | 1985-07-05 | 1985-07-05 | パラレルデ−タ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629451A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255450A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Control system of processor |
-
1985
- 1985-07-05 JP JP60148635A patent/JPS629451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255450A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Control system of processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535456B2 (ja) | 1993-05-26 |
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