JPH0535456B2 - - Google Patents
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- JPH0535456B2 JPH0535456B2 JP60148635A JP14863585A JPH0535456B2 JP H0535456 B2 JPH0535456 B2 JP H0535456B2 JP 60148635 A JP60148635 A JP 60148635A JP 14863585 A JP14863585 A JP 14863585A JP H0535456 B2 JPH0535456 B2 JP H0535456B2
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- processing
- signal
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- 238000013500 data storage Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパラレルデータ入力装置、特に周辺装
置と制御信号の交換を行いながらパラレルデータ
の入力を行うパラレルデータ入力装置に関する。
置と制御信号の交換を行いながらパラレルデータ
の入力を行うパラレルデータ入力装置に関する。
近年、半導体技術の目ざましい発展に伴い、情
報処理装置の利用は非常な勢いで拡大してきてい
る。これに伴い、各情報処理装置間でのデータ転
送を行う機会が増大し、効率の良いデータ転送は
情報処理装置システム全体の性能にとつて非常に
重要な課題となつている。このデータ転送にはシ
リアル方式とパラレル方式の２通りがあるが、こ
の内パラレル方式はバイトまたは語単位に複数ビ
ツトの並列なデータ線を通してデータを転送する
もので、例えばコンピユータとプリンタ間などの
情報処理装置間のデータ転送に用いられている。
報処理装置の利用は非常な勢いで拡大してきてい
る。これに伴い、各情報処理装置間でのデータ転
送を行う機会が増大し、効率の良いデータ転送は
情報処理装置システム全体の性能にとつて非常に
重要な課題となつている。このデータ転送にはシ
リアル方式とパラレル方式の２通りがあるが、こ
の内パラレル方式はバイトまたは語単位に複数ビ
ツトの並列なデータ線を通してデータを転送する
もので、例えばコンピユータとプリンタ間などの
情報処理装置間のデータ転送に用いられている。
第４図のブロツク図と第５図のタイミングチヤ
ートを用いてこの方法によるデータの入力につい
て説明する。
ートを用いてこの方法によるデータの入力につい
て説明する。
以下の説明ではパラレルデータを入力する情報
処理装置をパラレルデータ入力処理装置、パラレ
ルデータを出力する情報処理装置を周辺装置と呼
ぶ。第４図に示すようにパラレルデータ入力処理
装置４０１と周辺装置４０２はデータ線４０３と
STROBE信号線４０４、READY信号線４０５
と呼ぶ２本の信号線とを介して接続している。
STROBE信号４０４は周辺装置４０２が制御す
る信号で、READY信号はパラレルデータ入力処
理装置４０１が制御する信号である。
処理装置をパラレルデータ入力処理装置、パラレ
ルデータを出力する情報処理装置を周辺装置と呼
ぶ。第４図に示すようにパラレルデータ入力処理
装置４０１と周辺装置４０２はデータ線４０３と
STROBE信号線４０４、READY信号線４０５
と呼ぶ２本の信号線とを介して接続している。
STROBE信号４０４は周辺装置４０２が制御す
る信号で、READY信号はパラレルデータ入力処
理装置４０１が制御する信号である。
第５図のタイミングチヤートに示すように、ま
ず周辺装置４０２がデータ線４０３上にt1のタイ
ミングでパラレルデータを出力し、STROBE信
号４０４をt2のタイミングでアクテイブにする。
これを検知してパラレルデータ入力処理装置４０
１はREADY信号４０５をt3のタイミングでイン
アクテイブにし、続くt4のタイミングでデータ線
４０３上のパラレルデータを読み込み、データメ
モリのバツフアへ格納する。
ず周辺装置４０２がデータ線４０３上にt1のタイ
ミングでパラレルデータを出力し、STROBE信
号４０４をt2のタイミングでアクテイブにする。
これを検知してパラレルデータ入力処理装置４０
１はREADY信号４０５をt3のタイミングでイン
アクテイブにし、続くt4のタイミングでデータ線
４０３上のパラレルデータを読み込み、データメ
モリのバツフアへ格納する。
すべての受信処理が終ると、パラレルデータ入
力処理装置４０１はt5のタイミングでREADY信
号４０５をアクテイブにする。それを検知して周
辺装置４０２はt6のタイミングでSTROBE信号
４０４をインアクテイブにして、データの出力を
止める。これによつて１個のパラレルデータの転
送動作は完了し、両装置は次のデータを授受する
事が可能となる。
力処理装置４０１はt5のタイミングでREADY信
号４０５をアクテイブにする。それを検知して周
辺装置４０２はt6のタイミングでSTROBE信号
４０４をインアクテイブにして、データの出力を
止める。これによつて１個のパラレルデータの転
送動作は完了し、両装置は次のデータを授受する
事が可能となる。
ところで、従来のパラレルデータ入力処理装置
は、入出力ポートの制御とデータ転送をすべてプ
ログラムで実行するという方法でデータ受信処理
を行つてきた。その具体例を第６図を用いて説明
する。
は、入出力ポートの制御とデータ転送をすべてプ
ログラムで実行するという方法でデータ受信処理
を行つてきた。その具体例を第６図を用いて説明
する。
同図において、CPU６０１は算術論理演算装
置（以下ALUと記す）６０２、プログラム状態
語（以下PSWと記す）６０３、プログラムカウ
ンタ（以下PCと記す）６０７、命令レジスタ６
０４、デコーダ６０５、実行制御部６０６、汎用
レジスタ群６０８から構成されている。通常
CPU６０１はプログラムメモリ６１０に格納さ
れているプログラムを実行する。
置（以下ALUと記す）６０２、プログラム状態
語（以下PSWと記す）６０３、プログラムカウ
ンタ（以下PCと記す）６０７、命令レジスタ６
０４、デコーダ６０５、実行制御部６０６、汎用
レジスタ群６０８から構成されている。通常
CPU６０１はプログラムメモリ６１０に格納さ
れているプログラムを実行する。
出力ポート６２２はCPU６０１から送られる
コマンドに従つて、受信完了（READY）信号６
３２を制御する。入力ポート６２３はパラレルデ
ータが伝送される複数本のデータ線６３３に接続
している複数ビツトの入力ポートである。割込み
要求制御部６２１はSTROBE信号６３１がアク
テイブになると実行制御部６０６に対し割込み実
行指示信号６２４をアクテイブにする。それを受
けた実行制御部６０６は通常の命令実行を中断し
てパラレルデータ受信割込み処理を実行する。
コマンドに従つて、受信完了（READY）信号６
３２を制御する。入力ポート６２３はパラレルデ
ータが伝送される複数本のデータ線６３３に接続
している複数ビツトの入力ポートである。割込み
要求制御部６２１はSTROBE信号６３１がアク
テイブになると実行制御部６０６に対し割込み実
行指示信号６２４をアクテイブにする。それを受
けた実行制御部６０６は通常の命令実行を中断し
てパラレルデータ受信割込み処理を実行する。
データメモリ６１１内には、受信データ格納領
域６１３とスタツク領域６１２を設け、受信デー
タ格納領域６１３を指定するアドレス情報と受信
回数情報は受信動作パラメータ保持領域６１４に
あらかじめ設定しておく。
域６１３とスタツク領域６１２を設け、受信デー
タ格納領域６１３を指定するアドレス情報と受信
回数情報は受信動作パラメータ保持領域６１４に
あらかじめ設定しておく。
次に、第７図のフローチヤートを用いて割込み
によるソフトウエアの処理手順を述べる。
STROBE信号６３１がアクテイブになると、実
行制御部６０６は割込み処理を実行する。ま
ず、それまでの処理内容を保持しておくために、
PC６０７、PSW６０３、汎用レジスタ群６０８
の内容をスタツク領域６１２に退避する。出力
ポート６２２に対して、READY信号６３２をイ
ンアクテイブにするコマンドを送る。次に受信
動作パラメータ保持領域６１４から受信データ格
納領域６１３のアドレスを読み出して汎用レジス
タ群６０８内のメモリポインタにロードする。ま
た同領域から受信回数も読み出してレジスタにロ
ードする。その後、入力ポート６２３からデー
タ線６３３上のパラレルデータを読み出し、メ
モリポインタで指定された受信データ格納領域６
１３内の該当番地に格納する。
によるソフトウエアの処理手順を述べる。
STROBE信号６３１がアクテイブになると、実
行制御部６０６は割込み処理を実行する。ま
ず、それまでの処理内容を保持しておくために、
PC６０７、PSW６０３、汎用レジスタ群６０８
の内容をスタツク領域６１２に退避する。出力
ポート６２２に対して、READY信号６３２をイ
ンアクテイブにするコマンドを送る。次に受信
動作パラメータ保持領域６１４から受信データ格
納領域６１３のアドレスを読み出して汎用レジス
タ群６０８内のメモリポインタにロードする。ま
た同領域から受信回数も読み出してレジスタにロ
ードする。その後、入力ポート６２３からデー
タ線６３３上のパラレルデータを読み出し、メ
モリポインタで指定された受信データ格納領域６
１３内の該当番地に格納する。
受信回数が所定回数に達した時には、複数の
ひとまとまりのデータに対する受信（以下、群デ
ータ受信と記す）が完了したものとして群データ
受信完了処理に分岐する。〜また、所定回数
の受信が終了していない時は、受信データ格納領
域のアドレス情報と受信回数を更新して受信動作
パラメータ保持領域６１４に返却する。次に出
力ポート６２２にREADY信号６３２をアクテイ
ブにするコマンドを転送する。続いて汎用レジ
スタ群６０８、PSW６０３、PC６０７を復帰し
て、受信割込みサービスを完了する。CPU６０
１は通常プログラムの実行を再開し、１個のパラ
レルデータ入力処理は完了する。
ひとまとまりのデータに対する受信（以下、群デ
ータ受信と記す）が完了したものとして群データ
受信完了処理に分岐する。〜また、所定回数
の受信が終了していない時は、受信データ格納領
域のアドレス情報と受信回数を更新して受信動作
パラメータ保持領域６１４に返却する。次に出
力ポート６２２にREADY信号６３２をアクテイ
ブにするコマンドを転送する。続いて汎用レジ
スタ群６０８、PSW６０３、PC６０７を復帰し
て、受信割込みサービスを完了する。CPU６０
１は通常プログラムの実行を再開し、１個のパラ
レルデータ入力処理は完了する。
以上説明したとおり、従来のパラレルデータ入
力処理装置は割込みによるソフトウエア処理によ
つてデータ受信の手続きを実行している。ところ
が、この割込みを用いる方法は受信データ転送の
他に、CPUの割込み処理やPC、PSW、汎用レジ
スタ群の退避と復帰、メインルーチンへの復帰な
どを行なわなければならない。そのため、これら
の副次的な処理に関するプログラムが、前述した
パラレルデータ受信割込みサービスルーチンの相
当の部分を占めている。これはCPUが本来行う
べき主要な処理の実行時間を減少させ、CPUの
処理能力を著しく低下させるという欠点を有して
いる。
力処理装置は割込みによるソフトウエア処理によ
つてデータ受信の手続きを実行している。ところ
が、この割込みを用いる方法は受信データ転送の
他に、CPUの割込み処理やPC、PSW、汎用レジ
スタ群の退避と復帰、メインルーチンへの復帰な
どを行なわなければならない。そのため、これら
の副次的な処理に関するプログラムが、前述した
パラレルデータ受信割込みサービスルーチンの相
当の部分を占めている。これはCPUが本来行う
べき主要な処理の実行時間を減少させ、CPUの
処理能力を著しく低下させるという欠点を有して
いる。
また入力ポートの代わりに専用のパラレルデー
タ入力LSIを用いる方法がある。これは
STROBE信号６３１がアクテイブになつたタイ
ミングでデータ線６３３上のパラレルデータをラ
ツチし、CPU６０１に割り込みをかけ、且つ保
持したパラレルデータがCPU６０１によつて読
み出されると、REDAY信号６３２を出力するも
のである。しかしこの場合も、割込み処理を実行
しなければならず、上述しレジスタの退避等の処
理に伴う負荷はほとんど軽減されず、更にマイク
ロコンピユータとは別にLSIを用いなければなら
ないため装置規模が大きくなり経済的負担が増大
する。
タ入力LSIを用いる方法がある。これは
STROBE信号６３１がアクテイブになつたタイ
ミングでデータ線６３３上のパラレルデータをラ
ツチし、CPU６０１に割り込みをかけ、且つ保
持したパラレルデータがCPU６０１によつて読
み出されると、REDAY信号６３２を出力するも
のである。しかしこの場合も、割込み処理を実行
しなければならず、上述しレジスタの退避等の処
理に伴う負荷はほとんど軽減されず、更にマイク
ロコンピユータとは別にLSIを用いなければなら
ないため装置規模が大きくなり経済的負担が増大
する。
本発明の目的は上記欠点を解決し、CPUの処
理能力の低下を回避するパラレルデータ入力装置
を提供する事にある。
理能力の低下を回避するパラレルデータ入力装置
を提供する事にある。
本発明によると入力制御信号の制御によりデー
タを保持する入力データ保持手段と、受信完了信
号を出力する信号出力手段と、プログラムおよび
各種データを記憶するメモリ部と、前記入力制御
信号に基づく処理と前記プログラムにより処理と
を選択的に実行する中央処理装置を備えたパラレ
ルデータ入力装置において、前記中央処理装置が
前記プログラム実行にかかわる状態を保つたまま
前記入力データの転送処理と前記信号出力手段の
制御とを行い得るデータ入力処理制御手段を有
し、前記入力制御信号が発生した時、前記データ
入力処理制御手段により前記中央処理装置が所定
のパラレルデータ入力処理を行う事を特徴とする
パラレルデータ入力処理装置が得られる。
タを保持する入力データ保持手段と、受信完了信
号を出力する信号出力手段と、プログラムおよび
各種データを記憶するメモリ部と、前記入力制御
信号に基づく処理と前記プログラムにより処理と
を選択的に実行する中央処理装置を備えたパラレ
ルデータ入力装置において、前記中央処理装置が
前記プログラム実行にかかわる状態を保つたまま
前記入力データの転送処理と前記信号出力手段の
制御とを行い得るデータ入力処理制御手段を有
し、前記入力制御信号が発生した時、前記データ
入力処理制御手段により前記中央処理装置が所定
のパラレルデータ入力処理を行う事を特徴とする
パラレルデータ入力処理装置が得られる。
次に本発明について図面を参照して詳細に説明
する。
する。
以下、STROBE信号によるパラレルデータ入
力処理要求をＩ／Ｏ要求と呼ぶ。従来のパラレル
データ入力処理装置はＩ／Ｏ要求の発生に対し割
込み処理を実行していた。本発明は、Ｉ／Ｏ要求
の発生により、プログラム処理を介入する事な
く、PC、PSW、汎用レジスタ群の状態を保つた
まま、データ線上のパラレルデータをラツチし、
該データをデータメモリに転送し、READY信号
を出力するようにしたものである。以下、前記し
たデータのラツチから転送と信号出力までの一連
の処理形態をマクロサービスと呼ぶ。
力処理要求をＩ／Ｏ要求と呼ぶ。従来のパラレル
データ入力処理装置はＩ／Ｏ要求の発生に対し割
込み処理を実行していた。本発明は、Ｉ／Ｏ要求
の発生により、プログラム処理を介入する事な
く、PC、PSW、汎用レジスタ群の状態を保つた
まま、データ線上のパラレルデータをラツチし、
該データをデータメモリに転送し、READY信号
を出力するようにしたものである。以下、前記し
たデータのラツチから転送と信号出力までの一連
の処理形態をマクロサービスと呼ぶ。
第１図は本発明の一実施例の構成を示したブロ
ツク図である。CPU１０１、プログラムメモリ
１４１、データメモリ１４２、入力データ保持部
１２２、Ｉ／Ｏ要求制御部１１３はデータパス１
３１を介して相互に接続している。CPU１０１
は算術論理演算部ALU１０２、プログラムカウ
ンタPC１０３、プログラム状態語PSW１０４、
演算するデータメモリ番地のインデツクスなどを
格納する汎用レジスタ群１０５、実行中の命令を
保持する命令レジスタ１０６、命令レジスタ１０
６の内容を解読し各種制御信号を発生する命令デ
コーダ１０７、命令デコーダ１０７の出力により
CPU全体の動作を制御する実行制御部１０８に
より構成されている。
ツク図である。CPU１０１、プログラムメモリ
１４１、データメモリ１４２、入力データ保持部
１２２、Ｉ／Ｏ要求制御部１１３はデータパス１
３１を介して相互に接続している。CPU１０１
は算術論理演算部ALU１０２、プログラムカウ
ンタPC１０３、プログラム状態語PSW１０４、
演算するデータメモリ番地のインデツクスなどを
格納する汎用レジスタ群１０５、実行中の命令を
保持する命令レジスタ１０６、命令レジスタ１０
６の内容を解読し各種制御信号を発生する命令デ
コーダ１０７、命令デコーダ１０７の出力により
CPU全体の動作を制御する実行制御部１０８に
より構成されている。
プログラムメモリ１４１はメインプログラムや
割込みサービスプログラムを記憶する。データメ
モリ１４２は受信データ格納領域１４４とスタツ
ク領域１４３と、マクロサービス処理動作に必要
なデータを有するパラメータを有するマクロサー
ビス制御部１４５を含む。入力データ保持部１２
２はデータ線１５１に接続していてSTROBE信
号１５２の制御でデータ線１５１上のパラレルデ
ータをラツチする。信号出力手段１２３は、読み
出し信号１５４とSTROBE信号１５２に従い、
READY信号１５３を制御する。データ入力処理
制御部１１１は命令レジスタ１０６に命令コード
を送る機能を有するＩ／Ｏ要求受け付け部１１２
と、Ｉ／Ｏ要求受け付け部１１２に対しＩ／Ｏ処
理実行要求信号１１４と、実行形態指定信号１１
５で制御を行うＩ／Ｏ要求制御部１１３とを含
む。Ｉ／Ｏ要求制御部１１３は実行形態指定信号
１１５のレベルがハイレベルであればマクロサー
ビス処理、ロウレベルであれば割込み処理をＩ／
Ｏ要求受け付け部１１２に対して指示する。
割込みサービスプログラムを記憶する。データメ
モリ１４２は受信データ格納領域１４４とスタツ
ク領域１４３と、マクロサービス処理動作に必要
なデータを有するパラメータを有するマクロサー
ビス制御部１４５を含む。入力データ保持部１２
２はデータ線１５１に接続していてSTROBE信
号１５２の制御でデータ線１５１上のパラレルデ
ータをラツチする。信号出力手段１２３は、読み
出し信号１５４とSTROBE信号１５２に従い、
READY信号１５３を制御する。データ入力処理
制御部１１１は命令レジスタ１０６に命令コード
を送る機能を有するＩ／Ｏ要求受け付け部１１２
と、Ｉ／Ｏ要求受け付け部１１２に対しＩ／Ｏ処
理実行要求信号１１４と、実行形態指定信号１１
５で制御を行うＩ／Ｏ要求制御部１１３とを含
む。Ｉ／Ｏ要求制御部１１３は実行形態指定信号
１１５のレベルがハイレベルであればマクロサー
ビス処理、ロウレベルであれば割込み処理をＩ／
Ｏ要求受け付け部１１２に対して指示する。
データメモリ１４２内のマクロサービス制御部
１４５は、入力データを格納する受信データ格納
領域１４４のアドレスを指定するメモリポインタ
（以下、MPと記す）１４８と、入力データ保持
部１２２のアドレスを指定するポインタ（以下、
SFRPと記す）１４６と、受信データ格納領域１
４４に格納するデータの個数を保持するターミナ
ルカウンタ（以下、TCと記す）１４７から構成
されている。
１４５は、入力データを格納する受信データ格納
領域１４４のアドレスを指定するメモリポインタ
（以下、MPと記す）１４８と、入力データ保持
部１２２のアドレスを指定するポインタ（以下、
SFRPと記す）１４６と、受信データ格納領域１
４４に格納するデータの個数を保持するターミナ
ルカウンタ（以下、TCと記す）１４７から構成
されている。
次に本実施例の動作について、第１図の構成図
と第２図、第３図のタイミングチヤートを用いて
説明する。
と第２図、第３図のタイミングチヤートを用いて
説明する。
タイミングt1でSTROBE信号１５２がアクテ
イブになると、入力データ保持部１２２はデータ
線１５１上のパラレルデータをラツチする。続く
t2のタイミングで信号出力手段１２３はREADY
信号１５３をインアクテイブにする。同じt2のタ
イミングでＩ／Ｏ要求制御部１１３は実行形態指
定信号１１５をハイレベルに、Ｉ／Ｏ処理要求信
号１１４をアクテイブにし、Ｉ／Ｏ要求受け付け
部１１２はCPU１０１にマクロサービス処理要
求を発行する。
イブになると、入力データ保持部１２２はデータ
線１５１上のパラレルデータをラツチする。続く
t2のタイミングで信号出力手段１２３はREADY
信号１５３をインアクテイブにする。同じt2のタ
イミングでＩ／Ｏ要求制御部１１３は実行形態指
定信号１１５をハイレベルに、Ｉ／Ｏ処理要求信
号１１４をアクテイブにし、Ｉ／Ｏ要求受け付け
部１１２はCPU１０１にマクロサービス処理要
求を発行する。
マクロサービスの動作について説明する。Ｉ／
Ｏ処理実行要求信号１１４がアクテイブで且つ実
行形態指定信号１１５がハイレベルである事を検
知して、Ｉ／Ｏ要求受け付け部１１２は命令レジ
スタ１０６にマクロサービス処理コードを設定す
る。このマクロサービス処理コードはデコーダ１
０７でデコードされ、これを受けて実行制御部１
０８はPC１０３の更新を禁止して、PC１０３、
PSW１０４、汎用レジスタ群１０５の値を保持
したまま以下の処理を実行する。
Ｏ処理実行要求信号１１４がアクテイブで且つ実
行形態指定信号１１５がハイレベルである事を検
知して、Ｉ／Ｏ要求受け付け部１１２は命令レジ
スタ１０６にマクロサービス処理コードを設定す
る。このマクロサービス処理コードはデコーダ１
０７でデコードされ、これを受けて実行制御部１
０８はPC１０３の更新を禁止して、PC１０３、
PSW１０４、汎用レジスタ群１０５の値を保持
したまま以下の処理を実行する。
Ｉ／Ｏ要求制御部１１３はデータバス１３１
上にマクロサービス制御部１４５のアドレスを読
み、データメモリ１４２内のマクロサービス制御
部の位置を知る。実行制御部１０８は読み出し
信号１５４をt3のタイミングでアクテイブにす
る。読み出し信号１５４がアクテイブになる
と、入力データ保持部１２２は受信したパラレル
データをデータバス１３１に出力し、実行制御部
１０８がこのデータをMP１４８で指示される受
信データ格納領域１４４の当該番地に格納する。
また信号出力手段１２３は読み出し信号１５４が
アクテイブになるとタイミングt4でREADY信号
１５３をアクテイブにする。実行制御部１０８
は読み出し信号１５４をインアクテイブにして、
TC１４７の値をデータバス１３１上に読み出し、
ALU１０２を用いてその値から１減じて再びTC
１４７に格納する。減算したTC１４７の値が
０でなければ、実行部１０８はPC１０３の更新
を許可し、中断していたプログラムの実行を再開
する。以上の過程を経てパラレルデータ入力にお
ける１回のマクロサービスが終了する。
上にマクロサービス制御部１４５のアドレスを読
み、データメモリ１４２内のマクロサービス制御
部の位置を知る。実行制御部１０８は読み出し
信号１５４をt3のタイミングでアクテイブにす
る。読み出し信号１５４がアクテイブになる
と、入力データ保持部１２２は受信したパラレル
データをデータバス１３１に出力し、実行制御部
１０８がこのデータをMP１４８で指示される受
信データ格納領域１４４の当該番地に格納する。
また信号出力手段１２３は読み出し信号１５４が
アクテイブになるとタイミングt4でREADY信号
１５３をアクテイブにする。実行制御部１０８
は読み出し信号１５４をインアクテイブにして、
TC１４７の値をデータバス１３１上に読み出し、
ALU１０２を用いてその値から１減じて再びTC
１４７に格納する。減算したTC１４７の値が
０でなければ、実行部１０８はPC１０３の更新
を許可し、中断していたプログラムの実行を再開
する。以上の過程を経てパラレルデータ入力にお
ける１回のマクロサービスが終了する。
次に、第３図のタイミングチヤートを参照しな
がらTC１４７の値が減算の結果、０になつた場
合の動作について説明する。この場合実行制御部
１０８は前記の処理に継続して次の処理を実行
する。′実行制御部１０８の制御により、Ｉ／
Ｏ要求制御部１１３はタイミングt5で実行形態指
定信号１１５をロウレベルにしてＩ／Ｏ処理要求
信号１１４をアクテイブにする。
がらTC１４７の値が減算の結果、０になつた場
合の動作について説明する。この場合実行制御部
１０８は前記の処理に継続して次の処理を実行
する。′実行制御部１０８の制御により、Ｉ／
Ｏ要求制御部１１３はタイミングt5で実行形態指
定信号１１５をロウレベルにしてＩ／Ｏ処理要求
信号１１４をアクテイブにする。
この結果、Ｉ／Ｏ要求受け付け部１１２はＩ／
Ｏ処理要求信号１１４がアクテイブで且つ実行形
態指定信号１１５がロウレベルである事を検知し
て、命令レジスタ１０６に割込み処理コードを出
力する。この割込み処理コードはデコーダ１０７
でデコードされ、これを受けて実行制御部１０８
はPC１０３の更新を禁止して、次の割込み処理
を実行する。実行制御部１０８は、PC１０３、
PSW１０４、汎用レジスタ群１０５の値をデー
タメモリ１４２内のスタツク領域１４３に退避す
る。Ｉ／Ｏ要求制御部１１３は割込み処理プロ
グラムの分岐アドレスをデータバス１３１上に出
力し、実行制御部１０８がこの割込み分岐アドレ
スをPC１０３に転送する。
Ｏ処理要求信号１１４がアクテイブで且つ実行形
態指定信号１１５がロウレベルである事を検知し
て、命令レジスタ１０６に割込み処理コードを出
力する。この割込み処理コードはデコーダ１０７
でデコードされ、これを受けて実行制御部１０８
はPC１０３の更新を禁止して、次の割込み処理
を実行する。実行制御部１０８は、PC１０３、
PSW１０４、汎用レジスタ群１０５の値をデー
タメモリ１４２内のスタツク領域１４３に退避す
る。Ｉ／Ｏ要求制御部１１３は割込み処理プロ
グラムの分岐アドレスをデータバス１３１上に出
力し、実行制御部１０８がこの割込み分岐アドレ
スをPC１０３に転送する。
こうして割込みサービスプログラムが起動さ
れ、ソフトウエアによる処理を実行する。
れ、ソフトウエアによる処理を実行する。
割込みサービスプログラムでは、受信データ領
域１４４内にストアされたデータ群に対する処理
を実行する。割込みサービスプログラムの最後で
スタツク領域１４３に退避していたデータをそれ
ぞれ汎用レジスト群１０５、PSW１０４、PC１
０３に復帰して、これによつて実行を中断してい
たプログラムの処理を再開する。
域１４４内にストアされたデータ群に対する処理
を実行する。割込みサービスプログラムの最後で
スタツク領域１４３に退避していたデータをそれ
ぞれ汎用レジスト群１０５、PSW１０４、PC１
０３に復帰して、これによつて実行を中断してい
たプログラムの処理を再開する。
以上の説明からもわかるように、本発明はプロ
グラム処理を介入させる事なく自動的にパラレル
データをラツチし、そのデータをメモリに転送
し、且つ受信完了信号を出力するものである。マ
クロサービスは入力制御信号によるＩ／Ｏ要求が
発生すると、CPUの通常のプログラム実行を中
断し、PC、PSW、汎用レジスタ等のステータス
情報およびデータを保持したまま、CPUが通常
のプログラム実行時の命令制御のためのハードウ
エアを有効に利用して読み出し、転送、信号出力
の処理を行う。このため特殊なハードウエアを処
理制御のための付加する必要がない。CPUはマ
クロサービスを終了すると保持していたステータ
スおよびデータにより、中断していたプログラム
の実行を再開する。このプログラムの中断はソフ
トウエア上は見えないため、見かけ上プログラム
処理の中に自動的にパラレルデータ入力処理が挿
入された形となる。
グラム処理を介入させる事なく自動的にパラレル
データをラツチし、そのデータをメモリに転送
し、且つ受信完了信号を出力するものである。マ
クロサービスは入力制御信号によるＩ／Ｏ要求が
発生すると、CPUの通常のプログラム実行を中
断し、PC、PSW、汎用レジスタ等のステータス
情報およびデータを保持したまま、CPUが通常
のプログラム実行時の命令制御のためのハードウ
エアを有効に利用して読み出し、転送、信号出力
の処理を行う。このため特殊なハードウエアを処
理制御のための付加する必要がない。CPUはマ
クロサービスを終了すると保持していたステータ
スおよびデータにより、中断していたプログラム
の実行を再開する。このプログラムの中断はソフ
トウエア上は見えないため、見かけ上プログラム
処理の中に自動的にパラレルデータ入力処理が挿
入された形となる。
また、所定回数のマクロサービスを終了する
と、従来の割込みを発生させてCPUに一連のマ
クロサービスの終了を通知する。この割込み処理
プログラムにおいて、データメモリ内の入力デー
タ群に対する処理や、次のパラレルデータ入力の
ための準備を行う事ができる。
と、従来の割込みを発生させてCPUに一連のマ
クロサービスの終了を通知する。この割込み処理
プログラムにおいて、データメモリ内の入力デー
タ群に対する処理や、次のパラレルデータ入力の
ための準備を行う事ができる。
以上述べたように、本発明はパラレルデータの
入力処理をCPUの実行状態を保つたまま行う事
ができるので、実行状態一時退避のための副次的
処理が不要になり、効率的に目的とする入力処理
を行う事ができる。これによつてCPUは本来実
行すべきプログラムの処理にあたる事ができ、
CPUの処理能力も大幅に向上する。しかも特殊
なハードウエアや専用のLSIを付加する必要がな
いので安価に実現する事ができる効果がある。
入力処理をCPUの実行状態を保つたまま行う事
ができるので、実行状態一時退避のための副次的
処理が不要になり、効率的に目的とする入力処理
を行う事ができる。これによつてCPUは本来実
行すべきプログラムの処理にあたる事ができ、
CPUの処理能力も大幅に向上する。しかも特殊
なハードウエアや専用のLSIを付加する必要がな
いので安価に実現する事ができる効果がある。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図はTC≠Ｏの場合の本発明の一実施
例の信号出力タイミングチヤート、第３図はTC
＝Ｏの場合の本発明一実施例の信号出力タイミン
グチヤート、第４図はハンドシエイクによるパラ
レルデータの転送を記したブロツク図、第５図は
ハンドシエイクにおける制御信号のタイミングチ
ヤート、第６図は従来のパラレルデータ入力処理
装置を示すブロツク図、第７図は従来の装置で行
なう割込み処理のプログラムのフローチヤートで
ある。 １０１……CPU、１０２……ALU、１０３…
…PC、１０４……PSW、１０５……汎用レジス
タ群、１０６……命令レジスタ、１０７……デコ
ーダ、１０８……実行制御部、１１１……データ
入力処理制御部、１１２……Ｉ／Ｏ要求受け付け
部、１１３……Ｉ／Ｏ要求制御部、１１４……
Ｉ／Ｏ処理実行要求信号、１１５……実行形態指
定信号、１２２……入力データ保持部、１２３…
…信号出力手段、１３１……データバス、１４１
……プログラムメモリ、１４２……データメモ
リ、１４３……スタツク領域、１４４……受信デ
ータ格納領域、１４５……マクロサービス制御
部、１４６……SFRP、１４７……TC、１４８
……MP、１５１……データ線、１５２……入力
制御信号、１５３……受信完了（READY）信
号、１５４……読み出し信号、４０１……パラレ
ルデータ入力処理装置、４０２……周辺装置、４
０３……データ線、４０４……入力制御信号、４
０５……受信完了（READY）信号、６０１……
CPU、６０２……ALU、６０３……PSW、６０
４……命令レジスタ、６０５……デコーダ、６０
６……実行制御部、６０７……PC、６０８……
汎用レジスタ群、６１０……プログラムメモリ、
６１１……データメモリ、６１２……スタツク領
域、６１３……受信データ格納領域、６１４……
受信動作パラメータ保持領域、６２１……割込み
要求制御部、６２２……出力ポート、６２３……
入力ポート、６３１……入力制御信号、６３２…
…受信完了（READY）信号、６３３……データ
線、６４１……データバス。
ク図、第２図はTC≠Ｏの場合の本発明の一実施
例の信号出力タイミングチヤート、第３図はTC
＝Ｏの場合の本発明一実施例の信号出力タイミン
グチヤート、第４図はハンドシエイクによるパラ
レルデータの転送を記したブロツク図、第５図は
ハンドシエイクにおける制御信号のタイミングチ
ヤート、第６図は従来のパラレルデータ入力処理
装置を示すブロツク図、第７図は従来の装置で行
なう割込み処理のプログラムのフローチヤートで
ある。 １０１……CPU、１０２……ALU、１０３…
…PC、１０４……PSW、１０５……汎用レジス
タ群、１０６……命令レジスタ、１０７……デコ
ーダ、１０８……実行制御部、１１１……データ
入力処理制御部、１１２……Ｉ／Ｏ要求受け付け
部、１１３……Ｉ／Ｏ要求制御部、１１４……
Ｉ／Ｏ処理実行要求信号、１１５……実行形態指
定信号、１２２……入力データ保持部、１２３…
…信号出力手段、１３１……データバス、１４１
……プログラムメモリ、１４２……データメモ
リ、１４３……スタツク領域、１４４……受信デ
ータ格納領域、１４５……マクロサービス制御
部、１４６……SFRP、１４７……TC、１４８
……MP、１５１……データ線、１５２……入力
制御信号、１５３……受信完了（READY）信
号、１５４……読み出し信号、４０１……パラレ
ルデータ入力処理装置、４０２……周辺装置、４
０３……データ線、４０４……入力制御信号、４
０５……受信完了（READY）信号、６０１……
CPU、６０２……ALU、６０３……PSW、６０
４……命令レジスタ、６０５……デコーダ、６０
６……実行制御部、６０７……PC、６０８……
汎用レジスタ群、６１０……プログラムメモリ、
６１１……データメモリ、６１２……スタツク領
域、６１３……受信データ格納領域、６１４……
受信動作パラメータ保持領域、６２１……割込み
要求制御部、６２２……出力ポート、６２３……
入力ポート、６３１……入力制御信号、６３２…
…受信完了（READY）信号、６３３……データ
線、６４１……データバス。
Claims (1)
- １ 入力制御信号の制御によりデータを保持する
入力データ保持手段と、受信完了信号を出力する
信号出力手段と、プログラムおよび各種データを
記憶するメモリ部と、前記入力制御信号に基づく
処理と前記プログラムによる処理とを選択的に実
行する中央処理装置を備えたパラレルデータ入力
装置において、前記中央処理装置が前記プログラ
ム実行にかかわる状態を保つたまま前記入力デー
タの転送処理と前記信号出力手段の制御とを行い
得るデータ入力処理制御手段を有し、前記入力制
御信号が発生した時前記データ入力処理制御手段
により前記中央処理装置が所定のパラレルデータ
入力処理を行う事を特徴とするパラレルデータ入
力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148635A JPS629451A (ja) | 1985-07-05 | 1985-07-05 | パラレルデ−タ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148635A JPS629451A (ja) | 1985-07-05 | 1985-07-05 | パラレルデ−タ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629451A JPS629451A (ja) | 1987-01-17 |
| JPH0535456B2 true JPH0535456B2 (ja) | 1993-05-26 |
Family
ID=15457199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148635A Granted JPS629451A (ja) | 1985-07-05 | 1985-07-05 | パラレルデ−タ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629451A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255450A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Control system of processor |
-
1985
- 1985-07-05 JP JP60148635A patent/JPS629451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255450A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Control system of processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629451A (ja) | 1987-01-17 |
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