JPS6288437A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPS6288437A JPS6288437A JP60229319A JP22931985A JPS6288437A JP S6288437 A JPS6288437 A JP S6288437A JP 60229319 A JP60229319 A JP 60229319A JP 22931985 A JP22931985 A JP 22931985A JP S6288437 A JPS6288437 A JP S6288437A
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- flop
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジクル信号の信号処理回路に関するも
ので、特に、回路規模の小型化に係わる。
ので、特に、回路規模の小型化に係わる。
この発明は、ディジタル信号の信号処理回路において、
多入力のフリップフロップを用いて機能の異なるディジ
タル回路のフリップフロップを共通化し、このフリップ
フロップを用いて機能の異なるディジタル回路を時分割
的に動作させることにより、回路規模を縮小するように
したものである。
多入力のフリップフロップを用いて機能の異なるディジ
タル回路のフリップフロップを共通化し、このフリップ
フロップを用いて機能の異なるディジタル回路を時分割
的に動作させることにより、回路規模を縮小するように
したものである。
ディジタル信号処理回路は、複数の機能の異なるディジ
タル回路から成り立っている。これらの機能の異なるデ
ィジタル回路は、夫々独立して動作している。
タル回路から成り立っている。これらの機能の異なるデ
ィジタル回路は、夫々独立して動作している。
したがって、従来のディジタル信号処理回路においては
、機能の異なるディジタル回路は、その機能に応じて夫
々独立してディジタル回路を構成するようになされてい
た。
、機能の異なるディジタル回路は、その機能に応じて夫
々独立してディジタル回路を構成するようになされてい
た。
このように、機能に応じて夫々のディジタル回路を独立
して構成したのでは、回路規模の小型化に限界がある。
して構成したのでは、回路規模の小型化に限界がある。
複数の機能の異なるディジタル回路の中で、動作してい
る時間が異なっている場合に、夫々の回路の中で共通化
できる要素を共通化していけば、回路の小型化がはかれ
る。
る時間が異なっている場合に、夫々の回路の中で共通化
できる要素を共通化していけば、回路の小型化がはかれ
る。
したがってこの発明の目的は、機能の異なるディジタル
回路の中で、共通化できる要素を共通化し、回路規模が
縮小された信号処理回路を提供することにある。
回路の中で、共通化できる要素を共通化し、回路規模が
縮小された信号処理回路を提供することにある。
この発明は、第1のクロック信号によって動作し、少な
くとも1つのフリップフロップを構成要素とする第1の
機能回路と、第2のクロック信号によって動作し、少な
くとも1つのフリップフロップを構成要素とする第2の
機能回路とを有し、第1及び第2の機能回路を構成する
フリップフロップのうち少な(とも一部が第1及び第2
の信号入力端子D1.D2と第1及び第2のクロック入
力端子C1,C2と共通の出力端子Qとを有する2入力
型フリップフロツブF1〜F8によって構成され、第1
のクロック入力端子に第1のクロック信号TCKが又第
2のクロック入力端子に第2のクロック信号PCKが供
給され、第1及び第2のクロック信号TCK、PCKは
時分割的に動作し、第1のクロック信号TCKが動作状
態の時第1の機能回路が動作可能となり、第2のクロッ
ク信号PCKが動作状態の時第2の機能回路が動作可能
となるようになされた信号処理回路である。
くとも1つのフリップフロップを構成要素とする第1の
機能回路と、第2のクロック信号によって動作し、少な
くとも1つのフリップフロップを構成要素とする第2の
機能回路とを有し、第1及び第2の機能回路を構成する
フリップフロップのうち少な(とも一部が第1及び第2
の信号入力端子D1.D2と第1及び第2のクロック入
力端子C1,C2と共通の出力端子Qとを有する2入力
型フリップフロツブF1〜F8によって構成され、第1
のクロック入力端子に第1のクロック信号TCKが又第
2のクロック入力端子に第2のクロック信号PCKが供
給され、第1及び第2のクロック信号TCK、PCKは
時分割的に動作し、第1のクロック信号TCKが動作状
態の時第1の機能回路が動作可能となり、第2のクロッ
ク信号PCKが動作状態の時第2の機能回路が動作可能
となるようになされた信号処理回路である。
2ボートフリツプフロツプF1〜F8は、ディジクルリ
トリガブル単安定マルチバイブレークと、パリティ発生
又はチェック回路という機能の異なる2つのディジタル
回路に対して共通に設けられている。2ポートフリツプ
フロツプF1〜F7の入力端子り、は、ディジタルリト
リガブル単安定マルチバイブレークを構成するゲート回
路G1に接続される。2ボートフリツプフロツプF1〜
F8の入力端子D2は、パリティ発生又はチェック回路
を構成するゲート回路G2に接続される。クロック入力
端子1にクロックTCKが供給されると、これらの2ポ
ートフリツプフロツプF1〜F7は、ディジタルリトリ
ガブル単安定マルチバイブレークに対するフリップフロ
ップとして動作する。クロック入力端子2にクロックP
CKが供給されると、これらの2ボートフリツプフロツ
プF1〜F8は、パリティ発生又はチェック回路に対す
るフリップフロップとして動作する。
トリガブル単安定マルチバイブレークと、パリティ発生
又はチェック回路という機能の異なる2つのディジタル
回路に対して共通に設けられている。2ポートフリツプ
フロツプF1〜F7の入力端子り、は、ディジタルリト
リガブル単安定マルチバイブレークを構成するゲート回
路G1に接続される。2ボートフリツプフロツプF1〜
F8の入力端子D2は、パリティ発生又はチェック回路
を構成するゲート回路G2に接続される。クロック入力
端子1にクロックTCKが供給されると、これらの2ポ
ートフリツプフロツプF1〜F7は、ディジタルリトリ
ガブル単安定マルチバイブレークに対するフリップフロ
ップとして動作する。クロック入力端子2にクロックP
CKが供給されると、これらの2ボートフリツプフロツ
プF1〜F8は、パリティ発生又はチェック回路に対す
るフリップフロップとして動作する。
この発明の一実施例について、以下の順に従って図面を
参照して説明する。
参照して説明する。
a、基本構成
り、一実施例
C0一実施例におけるリトリガブルモノマルチとしての
機能の説明 d、一実施例におけるパリティ発生又はチェック回路と
しての機能の説明 −a、基本構成 第1図はこの発明の基本構成を示すものである。
機能の説明 d、一実施例におけるパリティ発生又はチェック回路と
しての機能の説明 −a、基本構成 第1図はこの発明の基本構成を示すものである。
第1図においてFil、F12.F1a、F14がマル
チボート(3ボート)フリップフロップ、Gll、G1
2.G13が組み合わせゲート回路である。マルチボー
トフリップフロップは、複数の入力端子と、この入力端
子に対応する複数のクロック入力端子と、1つの出力端
子とを有している。この第り図におけるマルチボートフ
リップフロツブFil〜F14は、3つの入力端子D+
、D2、D3と、3つのりC1,り入力端子C+、 C
z、 Csと、1つの出力端子Qとを有する3ポートの
フリップフロップである。この3ボートフリソプフロツ
ブFil〜F14は、クロック入力端子C+にクロック
が供給されると、入力端子D1に供給されるデータに対
してフリップフロップとして動作し、クロック入力端子
C2にクロックが供給されると、入力端子D2に供給さ
れるデータに対してフリップフロップとして動作し、ク
ロック入力端子C1にクロックが供給されると、入力端
子D3に供給されるデータに対してフリップフロップと
して動作する。
チボート(3ボート)フリップフロップ、Gll、G1
2.G13が組み合わせゲート回路である。マルチボー
トフリップフロップは、複数の入力端子と、この入力端
子に対応する複数のクロック入力端子と、1つの出力端
子とを有している。この第り図におけるマルチボートフ
リップフロツブFil〜F14は、3つの入力端子D+
、D2、D3と、3つのりC1,り入力端子C+、 C
z、 Csと、1つの出力端子Qとを有する3ポートの
フリップフロップである。この3ボートフリソプフロツ
ブFil〜F14は、クロック入力端子C+にクロック
が供給されると、入力端子D1に供給されるデータに対
してフリップフロップとして動作し、クロック入力端子
C2にクロックが供給されると、入力端子D2に供給さ
れるデータに対してフリップフロップとして動作し、ク
ロック入力端子C1にクロックが供給されると、入力端
子D3に供給されるデータに対してフリップフロップと
して動作する。
3ボートフリップフロップFi1.Fl2.Fl3、F
l4の夫々のクロック入力端子CIには、クロックCK
IIが供給され、クロック入力端子C2には、クロック
CK12が供給され、クロク入力端子C3には、クロッ
クCK13が供給される。
l4の夫々のクロック入力端子CIには、クロックCK
IIが供給され、クロック入力端子C2には、クロック
CK12が供給され、クロク入力端子C3には、クロッ
クCK13が供給される。
ディジタル回路は、基本的に入出力信号をラッチするフ
リップフロップと、このフリップフロップとの間の組み
合わせゲート回路とにより構成できる。マルチボートフ
リップフロツブを用いると、機能の異なるディジタル回
路の夫々におけるフリップフロップを共通化することが
できる。
リップフロップと、このフリップフロップとの間の組み
合わせゲート回路とにより構成できる。マルチボートフ
リップフロツブを用いると、機能の異なるディジタル回
路の夫々におけるフリップフロップを共通化することが
できる。
クロックCKIIが3ボートフリツプフロツプFll〜
F14の夫々に供給されると、3ポートフリツプフロツ
プFilの入力端子D1に供給されるデータADIIが
ゲート回路Gllに供給され、3ポートフリツプフロツ
プF12の入力端子り、に供給されるデータBDIIが
ゲート回路G11に供給される。ゲート回路Gllの出
力が3ボートフリツプフロツプF13の入力端子り、に
供給され、第1のm能のディジタル回路が動作する。こ
の第1の機能のディジタル回路の出力が出力端子OTか
ら取り出される。
F14の夫々に供給されると、3ポートフリツプフロツ
プFilの入力端子D1に供給されるデータADIIが
ゲート回路Gllに供給され、3ポートフリツプフロツ
プF12の入力端子り、に供給されるデータBDIIが
ゲート回路G11に供給される。ゲート回路Gllの出
力が3ボートフリツプフロツプF13の入力端子り、に
供給され、第1のm能のディジタル回路が動作する。こ
の第1の機能のディジタル回路の出力が出力端子OTか
ら取り出される。
クロックCK1.2が3ポートフリソプフロンプFil
〜F14に供給されると、3ボートフリソブフロンプF
ilの入力端子D2に供給されるデータAD12がゲー
ト回路G12に供給され、3ポートフリツプフロツプF
l2の入力端子D2に供給されるデータBD12がゲー
ト回路G12に供給される。ゲート回路G12の出力が
3ボートフリツプフロツプFl3の入力端子D2に供給
され、3ボートフリツプフロツプF13の出力が3ボー
トフリツプフロツプF14の入力端子D2に供給される
。3ボートフリツプフロツプF14の出力が他のディジ
タル回路に供給され、第2の機能のディジタル回路が動
作する。
〜F14に供給されると、3ボートフリソブフロンプF
ilの入力端子D2に供給されるデータAD12がゲー
ト回路G12に供給され、3ポートフリツプフロツプF
l2の入力端子D2に供給されるデータBD12がゲー
ト回路G12に供給される。ゲート回路G12の出力が
3ボートフリツプフロツプFl3の入力端子D2に供給
され、3ボートフリツプフロツプF13の出力が3ボー
トフリツプフロツプF14の入力端子D2に供給される
。3ボートフリツプフロツプF14の出力が他のディジ
タル回路に供給され、第2の機能のディジタル回路が動
作する。
クロックCK13が3ボートフリツプフロツプF11〜
F14に供給されると、3ボートフリツプフロツプFi
lの入力端子D3に供給されるデータAD13がゲート
回路G13に供給され、3ポートフリツプフロツプF1
2の入力端子D3に供給されるデータBD13がゲート
回路G13に供給される。ケート回路G13の出力が3
ボートフリツプフロツプF13の入力端子D3に供給さ
れ、第3の機能のディジタル回路が動作する。この第3
の機能のディジタル回路の出力が出力端子OTから取り
出される。
F14に供給されると、3ボートフリツプフロツプFi
lの入力端子D3に供給されるデータAD13がゲート
回路G13に供給され、3ポートフリツプフロツプF1
2の入力端子D3に供給されるデータBD13がゲート
回路G13に供給される。ケート回路G13の出力が3
ボートフリツプフロツプF13の入力端子D3に供給さ
れ、第3の機能のディジタル回路が動作する。この第3
の機能のディジタル回路の出力が出力端子OTから取り
出される。
このように、クロックCKIIが3ポートフリツプフロ
ソ1Fil〜F14に供給される間は、第1の機能のデ
ィジタル回路が動作状態となり、クロックCK12が3
ポートフリップフロップF11〜F14に供給される間
は、第2の機能のディジタル回路が動作状態となり、ク
ロックCKI3が3ポートフリツプフロツプFil〜F
14に供給される間は、第3の機能のディジタル回路が
動作状態となる。これら、第1〜第3の機能のディジタ
ル回路に対して、フリップフロップが共通化されている
ため、回路規模が縮小される。
ソ1Fil〜F14に供給される間は、第1の機能のデ
ィジタル回路が動作状態となり、クロックCK12が3
ポートフリップフロップF11〜F14に供給される間
は、第2の機能のディジタル回路が動作状態となり、ク
ロックCKI3が3ポートフリツプフロツプFil〜F
14に供給される間は、第3の機能のディジタル回路が
動作状態となる。これら、第1〜第3の機能のディジタ
ル回路に対して、フリップフロップが共通化されている
ため、回路規模が縮小される。
b、−実施例
第2図はディジタルリトリガブル単安定マルチバイブレ
ーク(以下リトリガブルモノマルチと略称する)と、パ
リティ発生又はチェック回路という夫々別々の機能を有
するディジタル回路を結合して構成したこの発明の一実
施例を示すものである。第2図において、破線で囲んで
示すG1がリトリガブルモノマルチを構成するゲート回
路、G2がパリティ発生又はチェック回路を構成するゲ
ート回路、Fl−F8がリトリガブルモノマルチとパリ
ティ発生又はチェック回路との両者に共通して設けられ
た2ポートフリツプフロツプである。
ーク(以下リトリガブルモノマルチと略称する)と、パ
リティ発生又はチェック回路という夫々別々の機能を有
するディジタル回路を結合して構成したこの発明の一実
施例を示すものである。第2図において、破線で囲んで
示すG1がリトリガブルモノマルチを構成するゲート回
路、G2がパリティ発生又はチェック回路を構成するゲ
ート回路、Fl−F8がリトリガブルモノマルチとパリ
ティ発生又はチェック回路との両者に共通して設けられ
た2ポートフリツプフロツプである。
2ポートフリツプフロツプは、2つの入力端子Dl、D
2と、この入力端子り、、D2に夫々対応するクロック
が供給されるクロック入力端子C,,C2と、共通の出
力端子Qとを有している。そしてこの2ボートフリンプ
フロ7プは、クロック入力端子C0に供給されるクロッ
クが動作状態のとき、入力端子り、に供給されるデータ
に対するフリップフロップとして動作し、クロック入力
端子c2に供給されるクロックが動作状態のとき、入力
端子D2に供給されるデータに対するフリップフロップ
として動作する。
2と、この入力端子り、、D2に夫々対応するクロック
が供給されるクロック入力端子C,,C2と、共通の出
力端子Qとを有している。そしてこの2ボートフリンプ
フロ7プは、クロック入力端子C0に供給されるクロッ
クが動作状態のとき、入力端子り、に供給されるデータ
に対するフリップフロップとして動作し、クロック入力
端子c2に供給されるクロックが動作状態のとき、入力
端子D2に供給されるデータに対するフリップフロップ
として動作する。
このような2ボートフリツプフロツプは、第3図に示す
構成により実現できる。
構成により実現できる。
第3図に示す2ポートフリツプフロツプは、MOS)ラ
ンジスタを用いたグイナミソク型のフリップフロップを
2人力化したものである。第3図において101及び1
02がMOS)ランジスタを示し、MOS)ランジスタ
101及び102のトルインの夫々から入力端子103
及び104が夫々導出される。MOS)ランジスタ10
1のゲートからクロック入力端子105が導出され、M
O3)ラン′・ジスタ102のゲートからクロック入力
端子106が導出される。MOSトランジスタ101及
び102の互いのソースが共通接続され、この接続点が
インバータ107を介してMO3I−ランジスタ108
及び109の直列接続の一端に接続される。MO3I−
ランジスタ108及び109の直列接続の他端がインバ
ータ112を介して出力端子113に接続される。MO
3+−ランジスタ108及び109の夫々のゲートから
クロック入力端子110及び111が夫々導出される。
ンジスタを用いたグイナミソク型のフリップフロップを
2人力化したものである。第3図において101及び1
02がMOS)ランジスタを示し、MOS)ランジスタ
101及び102のトルインの夫々から入力端子103
及び104が夫々導出される。MOS)ランジスタ10
1のゲートからクロック入力端子105が導出され、M
O3)ラン′・ジスタ102のゲートからクロック入力
端子106が導出される。MOSトランジスタ101及
び102の互いのソースが共通接続され、この接続点が
インバータ107を介してMO3I−ランジスタ108
及び109の直列接続の一端に接続される。MO3I−
ランジスタ108及び109の直列接続の他端がインバ
ータ112を介して出力端子113に接続される。MO
3+−ランジスタ108及び109の夫々のゲートから
クロック入力端子110及び111が夫々導出される。
入力端子103には、第1の入力データDA。
が供給され、入力端子104には、第2の入力データD
A zが供給される。クロック入力端子105には、
第1のクロックCK +の反転クロックa1が供給され
、クロック入力端子110には、第1のクロックCK
+が供給される。クロック入力端子106には、第2の
クロックCK2の反転クロックα2が供給され、クロッ
ク入力端子111には、第2のクロックCK2が供給さ
れる。
A zが供給される。クロック入力端子105には、
第1のクロックCK +の反転クロックa1が供給され
、クロック入力端子110には、第1のクロックCK
+が供給される。クロック入力端子106には、第2の
クロックCK2の反転クロックα2が供給され、クロッ
ク入力端子111には、第2のクロックCK2が供給さ
れる。
クロ、2りCR2がローレベルの間は、Mosトランジ
スタI、02がオフし、MOSトランジスタ109がオ
ンとなる。したがって、この間に第4図Aに示すように
クロックCK、を動作させれば、MOSトランジスタ1
08のゲート・ソース間容量により、第4図Bに示すよ
うに、入力端子103からのデータDA、に対するフリ
ップフロップとして動作する。
スタI、02がオフし、MOSトランジスタ109がオ
ンとなる。したがって、この間に第4図Aに示すように
クロックCK、を動作させれば、MOSトランジスタ1
08のゲート・ソース間容量により、第4図Bに示すよ
うに、入力端子103からのデータDA、に対するフリ
ップフロップとして動作する。
クロックα1がハイレベルの間は、MOS)ランジスタ
101がオフし、MOS)ランジスタ110がオンとな
る。したがって、この間に第4図Cに示すようにクロッ
クCK2を動作させれば、MOS)ランジスタ109の
ゲート・ソース間容量により、第4図りに示すように、
入力端子1゜4からのデータDA2に対するフリップフ
ロップとして動作する。
101がオフし、MOS)ランジスタ110がオンとな
る。したがって、この間に第4図Cに示すようにクロッ
クCK2を動作させれば、MOS)ランジスタ109の
ゲート・ソース間容量により、第4図りに示すように、
入力端子1゜4からのデータDA2に対するフリップフ
ロップとして動作する。
2つのフリップフロップを1つのチップ上で構成した場
合には、チップ面積が1つのフリップフロップの2倍に
なる。ところが上述のように2ボートフリツプフロツプ
を構成した場合には、バッファ及びインバータが共通化
できるので、千ツブ面積は1つのフリップフロップの2
倍以下である。
合には、チップ面積が1つのフリップフロップの2倍に
なる。ところが上述のように2ボートフリツプフロツプ
を構成した場合には、バッファ及びインバータが共通化
できるので、千ツブ面積は1つのフリップフロップの2
倍以下である。
なお、このような2ポートフリツプフロツプは、スタテ
ィック型のフリップフロップでも同様に構成できる。
ィック型のフリップフロップでも同様に構成できる。
第2図において、2ポートフリンプフロソプF1〜F7
のクロック入力端子C8には、端子1から第5図Bに示
すクロックTCKが供給される。
のクロック入力端子C8には、端子1から第5図Bに示
すクロックTCKが供給される。
2ポートフリツプフロツプF1〜F7の夫々の入力端子
り、は、リトリガブルモノマルチを構成するゲート回路
G1及び入力端子11に接続されている。したがって、
端子1にクロックTCKが供給されると、この一実施例
は、リトリガブルモノマルチとして動作する。
り、は、リトリガブルモノマルチを構成するゲート回路
G1及び入力端子11に接続されている。したがって、
端子1にクロックTCKが供給されると、この一実施例
は、リトリガブルモノマルチとして動作する。
2ボートフリツプフロツプF1〜F7のクロック入力端
子C2には、端子2から第5図Aに示すクロックPCK
が供給される。2ポートフリツプフロツプF1〜F8の
入力端子D2は、パリティ発生又はチェック回路を構成
するゲート回路G2と接続されている。したがって、端
子2にクロックPCKが供給されると、この一実施例は
、パリティ発生又はチェック回路として動作する。
子C2には、端子2から第5図Aに示すクロックPCK
が供給される。2ポートフリツプフロツプF1〜F8の
入力端子D2は、パリティ発生又はチェック回路を構成
するゲート回路G2と接続されている。したがって、端
子2にクロックPCKが供給されると、この一実施例は
、パリティ発生又はチェック回路として動作する。
C1一実施例におけるリトリガブルモノマルチとしての
機能の説明 リトリガブルモノマルチとしての機能を持たせた場合の
動作について第6図を参照して説明する。
機能の説明 リトリガブルモノマルチとしての機能を持たせた場合の
動作について第6図を参照して説明する。
クロック入力端子1には、第7図Aに示すクロックTC
Kが供給され、このクロックTCKが2ポートフリツプ
フロツプF1〜F7のクロック入力端子C4に供給され
る。2ポートフリツプフロツプF1から導出された入力
端子11に第7図Bに示す時刻し、で反転するトリガー
信号TGが供給されると、このトリガー信号TGが2ポ
ートフリツプフロツプF1を介してEX−ORゲート1
2に供給されると共に、2ポートフリツプフロツプF1
及びF2を介してEX−ORゲート12に供給され、E
X−ORゲート12から第7図Cに示すように時刻t2
から時刻L3までハイレベルとなるセント信号STが出
力される。
Kが供給され、このクロックTCKが2ポートフリツプ
フロツプF1〜F7のクロック入力端子C4に供給され
る。2ポートフリツプフロツプF1から導出された入力
端子11に第7図Bに示す時刻し、で反転するトリガー
信号TGが供給されると、このトリガー信号TGが2ポ
ートフリツプフロツプF1を介してEX−ORゲート1
2に供給されると共に、2ポートフリツプフロツプF1
及びF2を介してEX−ORゲート12に供給され、E
X−ORゲート12から第7図Cに示すように時刻t2
から時刻L3までハイレベルとなるセント信号STが出
力される。
このセント信号STがORゲート13を介して2ボート
フリツプフロツプF3に供給され、2ポ−トフリソブフ
ロンプF3の出力が第7図Iに示すように時刻L3でハ
イレベルにセットされる。
フリツプフロツプF3に供給され、2ポ−トフリソブフ
ロンプF3の出力が第7図Iに示すように時刻L3でハ
イレベルにセットされる。
また、このセット信号STがインバータ14を介してA
、 N Dゲート15,16,17.18の夫々の一方
の入力端子に供給される。
、 N Dゲート15,16,17.18の夫々の一方
の入力端子に供給される。
ANDゲート15の出力は、2ボートフリツプフロツプ
F4に供給され、2ポートフリツプフロツプF4の出力
が反転されてA N Dゲート15の他方の入力端子に
供給される。したがって、ANDゲート15の一方の入
力端子にインバータ14を介してセント信号STが供給
されると、2ポートフリツプフロツプF4からは第7図
りに示すクロックTCKの2倍の周期のクロックが出力
される。
F4に供給され、2ポートフリツプフロツプF4の出力
が反転されてA N Dゲート15の他方の入力端子に
供給される。したがって、ANDゲート15の一方の入
力端子にインバータ14を介してセント信号STが供給
されると、2ポートフリツプフロツプF4からは第7図
りに示すクロックTCKの2倍の周期のクロックが出力
される。
2ボートフリツプフロツプF4の出力は、EX−ORゲ
ート19の一方の入力端子に供給され、EX−ORゲー
ト19の出力がANDゲート16を介して2ボートフリ
ツプフロツプF5に供給される。2ポートフリソプフロ
ンプF5の出力がEX−ORゲート19の他方の入力端
子に供給される。ANDゲート16の一方の入力端子に
は、時刻t、3から後にはハイレベルが供給されている
。
ート19の一方の入力端子に供給され、EX−ORゲー
ト19の出力がANDゲート16を介して2ボートフリ
ツプフロツプF5に供給される。2ポートフリソプフロ
ンプF5の出力がEX−ORゲート19の他方の入力端
子に供給される。ANDゲート16の一方の入力端子に
は、時刻t、3から後にはハイレベルが供給されている
。
このため、2ボートフリツプフロツプF5は、2ボート
フリツプフロツプF4の出力により、2ボートフリツプ
フロツプF5からは、第7図Eに示すクロックTCKの
4倍の周期のクロックが出力される。
フリツプフロツプF4の出力により、2ボートフリツプ
フロツプF5からは、第7図Eに示すクロックTCKの
4倍の周期のクロックが出力される。
2ポートフリソプフロンプF4の出力及び2ボートフリ
ツプフロツプF5の出力がANDゲート20に供給され
、ANDゲート20の出力がEX−ORゲート21の一
方の入力端子に供給される。
ツプフロツプF5の出力がANDゲート20に供給され
、ANDゲート20の出力がEX−ORゲート21の一
方の入力端子に供給される。
EX−ORゲート21の出力がANDゲート17を介し
て2ポートフリツプフロツプF6に供給され、2ポート
フリツプフロツプF6の出力がF、X−0Rゲート21
の他方の入力端子に供給される。
て2ポートフリツプフロツプF6に供給され、2ポート
フリツプフロツプF6の出力がF、X−0Rゲート21
の他方の入力端子に供給される。
このため、2ポートフリツプフロツプF6は、ANDゲ
ート20の出力により、2ポートフリツプフロツプF6
からは、第7図Fに示すクロックTCKの8倍の周期の
クロックが出力される。
ート20の出力により、2ポートフリツプフロツプF6
からは、第7図Fに示すクロックTCKの8倍の周期の
クロックが出力される。
ANDゲート20の出力及び2ボートフリップフロツプ
F6の出力がA N Dゲート22に供給される。AN
Dゲート22の出力がEX−ORゲート23に供給され
る。EX−ORゲート23の出力がANDゲート18を
介して2ポートフリツプフロツプF7に供給され、2ポ
ートフリツプフロツプF7の出力がEX−ORゲート2
3の他方の入力端子に供給される。このため、2ボート
フリツプフロツプF7は、ANDゲート22の出力によ
り、フリップフロップF7からは、第7図Gに示すクロ
ックTCKの16倍の周期のクロックが出力される。
F6の出力がA N Dゲート22に供給される。AN
Dゲート22の出力がEX−ORゲート23に供給され
る。EX−ORゲート23の出力がANDゲート18を
介して2ポートフリツプフロツプF7に供給され、2ポ
ートフリツプフロツプF7の出力がEX−ORゲート2
3の他方の入力端子に供給される。このため、2ボート
フリツプフロツプF7は、ANDゲート22の出力によ
り、フリップフロップF7からは、第7図Gに示すクロ
ックTCKの16倍の周期のクロックが出力される。
このように、2ポートフリツプフロツプF4゜F5.F
6.F7により、クロックTCKの周期の16倍の周期
のクロックを形成するカウンタが構成される。
6.F7により、クロックTCKの周期の16倍の周期
のクロックを形成するカウンタが構成される。
ANDゲート22の出力及び2ボートフリツプフロツプ
F7の出力がNANDゲート24に供給される。N A
N Dゲート24の出力がANDゲート25の一方の
入力端子に供給される。ANDゲート25の他方の入力
端子には2ボートフリップフロ・71F3の出力が供給
される。ANDゲート25の出力がORゲート13の他
方の入力端子に供給される。
F7の出力がNANDゲート24に供給される。N A
N Dゲート24の出力がANDゲート25の一方の
入力端子に供給される。ANDゲート25の他方の入力
端子には2ボートフリップフロ・71F3の出力が供給
される。ANDゲート25の出力がORゲート13の他
方の入力端子に供給される。
NANDゲート24からは、第7図Hに示すように、時
刻t4から時刻t5までの間がローレベルのリセット信
号REが出力される。このリセット信号REがANDゲ
ート25.ORゲート13を介して2ポートフリツプフ
ロツプF3に供給され、このリセット信号REの立ち下
がりで2ポートフリツプフロツプF3がリセットされる
。このため、第7図■に示すように、時刻t5で2ポー
トフリツプフロツプF3の出力がローレベルになる。
刻t4から時刻t5までの間がローレベルのリセット信
号REが出力される。このリセット信号REがANDゲ
ート25.ORゲート13を介して2ポートフリツプフ
ロツプF3に供給され、このリセット信号REの立ち下
がりで2ポートフリツプフロツプF3がリセットされる
。このため、第7図■に示すように、時刻t5で2ポー
トフリツプフロツプF3の出力がローレベルになる。
このように、2ボートフリソプフロンプF3は、第7図
Bに示す反転するトリガー信号TGにより形成されたセ
ント信号STによりセットされ、2ボートフリツプフロ
ツブF4〜F7により構成されるカウンタにより形成さ
れたリセット信号REによりリセットされる。したがっ
て、出力端子26からは、クロックTCKの周期の16
倍の幅τのパルス(第7図I)が出力される。
Bに示す反転するトリガー信号TGにより形成されたセ
ント信号STによりセットされ、2ボートフリツプフロ
ツブF4〜F7により構成されるカウンタにより形成さ
れたリセット信号REによりリセットされる。したがっ
て、出力端子26からは、クロックTCKの周期の16
倍の幅τのパルス(第7図I)が出力される。
トリガー信号TGが再び供給されると、セント信号ST
が表れ、インバータ14の出力がローレベルになる。こ
のため、2ポートフリツプフロツプF4〜F7により構
成されるカウンタがリセットされる。これにより、リド
リガーが可能となる。
が表れ、インバータ14の出力がローレベルになる。こ
のため、2ポートフリツプフロツプF4〜F7により構
成されるカウンタがリセットされる。これにより、リド
リガーが可能となる。
したがって、第8図Aに示すように、時刻t。1゜t0
2+ t03− ’ 04で反転するトリガー信号
TGが入力端子11に供給されると、第8図Bに示すよ
うに、時刻to+で反転するトリガー信号により、時刻
to+からパルス幅τのパルスが出力され、時刻t。2
で反転するトリガー信号により、時刻to2からパルス
幅τのパルスが出力され、時刻t113で反転するトリ
ガー信号により、時刻t。3からパルスが出力され、こ
のパルスが時刻t。4で反転するトリガー信号により再
トリガーされ、時刻teaから時定数τだけ経過後の時
刻t。5までハイレベルのパルスが出力される。
2+ t03− ’ 04で反転するトリガー信号
TGが入力端子11に供給されると、第8図Bに示すよ
うに、時刻to+で反転するトリガー信号により、時刻
to+からパルス幅τのパルスが出力され、時刻t。2
で反転するトリガー信号により、時刻to2からパルス
幅τのパルスが出力され、時刻t113で反転するトリ
ガー信号により、時刻t。3からパルスが出力され、こ
のパルスが時刻t。4で反転するトリガー信号により再
トリガーされ、時刻teaから時定数τだけ経過後の時
刻t。5までハイレベルのパルスが出力される。
d、一実施例におけるパリティ発生又はチェック回路と
しての機能の説明 パリティ発生又はチェック回路としての機能を持たせた
場合の動作について第9図を参照して説明する。
しての機能の説明 パリティ発生又はチェック回路としての機能を持たせた
場合の動作について第9図を参照して説明する。
クロック入力端子2には、クロックPCKが供給される
。入力端子50〜57の夫々には、データDO〜D7が
供給される。端子92には、ロード信号XLが供給され
る。
。入力端子50〜57の夫々には、データDO〜D7が
供給される。端子92には、ロード信号XLが供給され
る。
入力端子50〜57の夫々に供給されるデータDo〜D
7がEX−ORゲート60〜67の夫々の一方の入力端
子に供給される。EX−ORゲート60〜67の夫々の
出力が2ボートフリツプフロツプF1〜F8の夫々に供
給される。2ボートフリツプフロツプF1〜F8の夫々
の出力がANDゲー)70〜77の一方の入力端子に供
給されると共に、2ボートフリツプフロツプF1〜F8
からパリティ出力端子80〜81が夫々導出される。A
NDゲート70〜77の他方の入力端子には、端子92
からロード信号XLが供給される。
7がEX−ORゲート60〜67の夫々の一方の入力端
子に供給される。EX−ORゲート60〜67の夫々の
出力が2ボートフリツプフロツプF1〜F8の夫々に供
給される。2ボートフリツプフロツプF1〜F8の夫々
の出力がANDゲー)70〜77の一方の入力端子に供
給されると共に、2ボートフリツプフロツプF1〜F8
からパリティ出力端子80〜81が夫々導出される。A
NDゲート70〜77の他方の入力端子には、端子92
からロード信号XLが供給される。
また、2ボートフリツプフロツプF1〜F8の出力がO
Rゲート90に供給され、ORゲート9゜の反転出力か
ら判定出力端子91が導出される。
Rゲート90に供給され、ORゲート9゜の反転出力か
ら判定出力端子91が導出される。
D、= (D7.D6.D5.D4.D3.D2.DI
、Do )とすると、偶数パリティPは、 P−ΣD、 (mo6.2 ) により求められる。(i=3>の時、偶数パリティPは
、 P −D + ■D、■[)3 として求められる。
、Do )とすると、偶数パリティPは、 P−ΣD、 (mo6.2 ) により求められる。(i=3>の時、偶数パリティPは
、 P −D + ■D、■[)3 として求められる。
(i=3)の場合の偶数パリティPを求める場合には、
第10図Bに示すように、時刻T、〜T3の間、端子9
2に供給されるロード信号XLがローレベルとされる。
第10図Bに示すように、時刻T、〜T3の間、端子9
2に供給されるロード信号XLがローレベルとされる。
第10図Cに示すように、時刻T’+−TsでデータI
D1が入力端子50〜57に供給され、時刻T3〜T、
でデータ[l12が入力端子50〜57に供給され、時
刻T5〜T、でデータ[13が入力端子50〜57に供
給される。
D1が入力端子50〜57に供給され、時刻T3〜T、
でデータ[l12が入力端子50〜57に供給され、時
刻T5〜T、でデータ[13が入力端子50〜57に供
給される。
時刻T2〜T4では、第10図りに示すように、データ
[)Iが2ポートフリソプフロンブF1〜F8に保持さ
れる。EX−ORゲート60〜67により、この2ポー
トフリップフロップF1〜F8に保持されているデータ
と、入力端子50〜57に供給されるデータとのmod
、 2の加算がなされる。
[)Iが2ポートフリソプフロンブF1〜F8に保持さ
れる。EX−ORゲート60〜67により、この2ポー
トフリップフロップF1〜F8に保持されているデータ
と、入力端子50〜57に供給されるデータとのmod
、 2の加算がなされる。
したがって、時刻T4〜T6で(+D、■ID2)が求
められ、時刻T6〜Tllで(IDI■[)2■D3)
が求められ、パリティPが得られる。このパリティP P−(Pt、 P6+ PS、 P4. P3. Pg
、 PI+ po )がパリティ出力端子80〜87か
ら出力される。
められ、時刻T6〜Tllで(IDI■[)2■D3)
が求められ、パリティPが得られる。このパリティP P−(Pt、 P6+ PS、 P4. P3. Pg
、 PI+ po )がパリティ出力端子80〜87か
ら出力される。
パリティチェックは、データID、〜ID3とパリティ
Pとをmod、 2の加算をし、 ID、■[12■D3 キP=0 ? この加算出力を判定することによりなされる。
Pとをmod、 2の加算をし、 ID、■[12■D3 キP=0 ? この加算出力を判定することによりなされる。
偶数パリティの場合に、エラーが発生していなければ、
この加算結果は0となる。エラーが生じていると、この
加算結果が1となる。
この加算結果は0となる。エラーが生じていると、この
加算結果が1となる。
パリティチェックを行う場合には、第11図Bに示すよ
うに、時刻Tll〜T1□の間、端子92に供給される
ロード信号XLがローレベルとされる。
うに、時刻Tll〜T1□の間、端子92に供給される
ロード信号XLがローレベルとされる。
時刻Tll〜T1□でデータlD1が入力端子50〜5
7の夫々に供給され、時刻t12〜t+iでデータD2
が入力端子50〜57の夫々に供給され、時刻tI3〜
tzでデータD、が入力端子50〜57の夫々に供給さ
れる。時刻TI4〜T+sでパリティPが供給される。
7の夫々に供給され、時刻t12〜t+iでデータD2
が入力端子50〜57の夫々に供給され、時刻tI3〜
tzでデータD、が入力端子50〜57の夫々に供給さ
れる。時刻TI4〜T+sでパリティPが供給される。
EX−ORゲート60〜67により、データD、〜ID
3とパリティPとのmod、 2の加算がなされる。第
11図りに示すように、加算結果が0か1かが判断され
る。この加算結果がOであれば、エラーがないものと判
断され、判定出力端子91の出力がハイレベルになる。
3とパリティPとのmod、 2の加算がなされる。第
11図りに示すように、加算結果が0か1かが判断され
る。この加算結果がOであれば、エラーがないものと判
断され、判定出力端子91の出力がハイレベルになる。
この加算結果が1の場合には、判定出力端子91の出力
がローレベルになる。
がローレベルになる。
この第2図に示すリトリガブルモノマルニとパリティ発
生又はチェック回路とを結合したディジタル回路は、判
定出力端子91の出力を入力端子11に供給するように
すれば、パリティチェックがなされ、エラーなしと判定
された場合には、所定幅のパルスを出力する回路として
動作する。
生又はチェック回路とを結合したディジタル回路は、判
定出力端子91の出力を入力端子11に供給するように
すれば、パリティチェックがなされ、エラーなしと判定
された場合には、所定幅のパルスを出力する回路として
動作する。
第2図に示す一実施例の構成から明らかなように、マル
チボートフリップフロップを用いてフリップフロップを
共通回路してい(と、ゲート回路の規模が大きくなる傾
向となる。そこで、ゲート回路はPLA (プログラマ
ブル ロジフク アレイ)を用いて構成することが望ま
しい。
チボートフリップフロップを用いてフリップフロップを
共通回路してい(と、ゲート回路の規模が大きくなる傾
向となる。そこで、ゲート回路はPLA (プログラマ
ブル ロジフク アレイ)を用いて構成することが望ま
しい。
この発明に依れば、マルチポートのフリップフロップを
時分割的に用いることにより、機能の異なるディジタル
回路のフリップフロップを共通化することができる。こ
のため、ディジタル信号処理回路を小型化することがで
きる。
時分割的に用いることにより、機能の異なるディジタル
回路のフリップフロップを共通化することができる。こ
のため、ディジタル信号処理回路を小型化することがで
きる。
第1図はこの発明の基本構成を示すブロック図、第2図
はこの発明の一実施例のブロック図、第3図はこの発明
の一実施例における2ポートフリツプフロツプの一例の
接続図、第4図はこの発明の一実施例における2ポート
フリツプフロツプの説明に用いる波形図、第5図はこの
発明の一実施例の説明に用いる波形図、第6図はこの発
明の一実施例における第1の機能の説明に用いるブロッ
ク図、第7図及び第8図はこの発明の一実施例における
第1の機能の説明に用いる波形図、第9図はこの発明の
一実施例における第2の機能の説明に用いるブロック図
、第10図及び第11図はこの発明の一実施例における
第2の機能の説明に用いる波形図である。 図面における主要な符号の説明 F1〜F8:2ポートフリツプフロツプ、G1:ディジ
タルリトリガブル単安定マルチバイブレークを構成する
ゲート回路、 Glパリティ発生又はチェック回路を構成するゲート回
路。 代理人 弁理士 杉 浦 正 知 78間昭62−88437 (11) <00 ト ン皮汗多+3 第11図 ’)flQ−
はこの発明の一実施例のブロック図、第3図はこの発明
の一実施例における2ポートフリツプフロツプの一例の
接続図、第4図はこの発明の一実施例における2ポート
フリツプフロツプの説明に用いる波形図、第5図はこの
発明の一実施例の説明に用いる波形図、第6図はこの発
明の一実施例における第1の機能の説明に用いるブロッ
ク図、第7図及び第8図はこの発明の一実施例における
第1の機能の説明に用いる波形図、第9図はこの発明の
一実施例における第2の機能の説明に用いるブロック図
、第10図及び第11図はこの発明の一実施例における
第2の機能の説明に用いる波形図である。 図面における主要な符号の説明 F1〜F8:2ポートフリツプフロツプ、G1:ディジ
タルリトリガブル単安定マルチバイブレークを構成する
ゲート回路、 Glパリティ発生又はチェック回路を構成するゲート回
路。 代理人 弁理士 杉 浦 正 知 78間昭62−88437 (11) <00 ト ン皮汗多+3 第11図 ’)flQ−
Claims (1)
- 第1のクロック信号によって動作し、少なくとも1つの
フリップフロップを構成要素とする第1の機能回路と、
第2のクロック信号によって動作し、少なくとも1つの
フリップフロップを構成要素とする第2の機能回路とを
有し、上記第1及び第2の機能回路を構成するフリップ
フロップのうち少なくとも一部が第1及び第2の信号入
力端子と第1及び第2のクロック入力端子と共通の出力
端子とを有する2入力型フリップフロップによって構成
され、上記第1のクロック入力端子に上記第1のクロッ
ク信号が又上記第2のクロック入力端子に上記第2のク
ロック信号が供給され、上記第1及び第2のクロック信
号は時分割的に動作し、上記第1のクロック信号が動作
状態の時第1の機能回路が動作可能となり、上記第2の
クロック信号が動作状態の時上記第2の機能回路が動作
可能となるようになされた信号処理回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60229319A JP2565189B2 (ja) | 1985-10-15 | 1985-10-15 | 信号処理回路 |
AT86114229T ATE84165T1 (de) | 1985-10-15 | 1986-10-14 | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
EP86114229A EP0224004B1 (en) | 1985-10-15 | 1986-10-14 | Interconnected multiport flip-flop logic circuit |
US06/918,150 US4733405A (en) | 1985-10-15 | 1986-10-14 | Digital integrated circuit |
DE8686114229T DE3687407T2 (de) | 1985-10-15 | 1986-10-14 | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
AU63926/86A AU593028B2 (en) | 1985-10-15 | 1986-10-15 | Digital intergrated circuit |
KR1019860008633A KR940009988B1 (ko) | 1985-10-15 | 1986-10-15 | 신호처리회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60229319A JP2565189B2 (ja) | 1985-10-15 | 1985-10-15 | 信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6288437A true JPS6288437A (ja) | 1987-04-22 |
JP2565189B2 JP2565189B2 (ja) | 1996-12-18 |
Family
ID=16890275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60229319A Expired - Fee Related JP2565189B2 (ja) | 1985-10-15 | 1985-10-15 | 信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2565189B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5933334U (ja) * | 1982-08-27 | 1984-03-01 | 富士通株式会社 | フリツプフロツプ回路 |
JPS5942640U (ja) * | 1982-09-14 | 1984-03-19 | 富士通株式会社 | フリツプフロツプ回路 |
JPS5996581A (ja) * | 1982-11-24 | 1984-06-04 | Yokogawa Hokushin Electric Corp | メモリ装置 |
-
1985
- 1985-10-15 JP JP60229319A patent/JP2565189B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5933334U (ja) * | 1982-08-27 | 1984-03-01 | 富士通株式会社 | フリツプフロツプ回路 |
JPS5942640U (ja) * | 1982-09-14 | 1984-03-19 | 富士通株式会社 | フリツプフロツプ回路 |
JPS5996581A (ja) * | 1982-11-24 | 1984-06-04 | Yokogawa Hokushin Electric Corp | メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2565189B2 (ja) | 1996-12-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |