JPS6288437A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジクル信号の信号処理回路に関するも
ので、特に、回路規模の小型化に係わる。

〔発明の概要〕

この発明は、ディジタル信号の信号処理回路において、
多入力のフリップフロップを用いて機能の異なるディジ
タル回路のフリップフロップを共通化し、このフリップ
フロップを用いて機能の異なるディジタル回路を時分割
的に動作させることにより、回路規模を縮小するように
したものである。

〔従来の技術〕

ディジタル信号処理回路は、複数の機能の異なるディジ
タル回路から成り立っている。これらの機能の異なるデ
ィジタル回路は、夫々独立して動作している。

したがって、従来のディジタル信号処理回路においては
、機能の異なるディジタル回路は、その機能に応じて夫
々独立してディジタル回路を構成するようになされてい
た。

〔発明が解決しようとする問題点〕

このように、機能に応じて夫々のディジタル回路を独立
して構成したのでは、回路規模の小型化に限界がある。

複数の機能の異なるディジタル回路の中で、動作してい
る時間が異なっている場合に、夫々の回路の中で共通化
できる要素を共通化していけば、回路の小型化がはかれ
る。

したがってこの発明の目的は、機能の異なるディジタル
回路の中で、共通化できる要素を共通化し、回路規模が
縮小された信号処理回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、第１のクロック信号によって動作し、少な
くとも１つのフリップフロップを構成要素とする第１の
機能回路と、第２のクロック信号によって動作し、少な
くとも１つのフリップフロップを構成要素とする第２の
機能回路とを有し、第１及び第２の機能回路を構成する
フリップフロップのうち少な（とも一部が第１及び第２
の信号入力端子Ｄ１．Ｄ２と第１及び第２のクロック入
力端子Ｃ１，Ｃ２と共通の出力端子Ｑとを有する２入力
型フリップフロツブＦ１〜Ｆ８によって構成され、第１
のクロック入力端子に第１のクロック信号ＴＣＫが又第
２のクロック入力端子に第２のクロック信号ＰＣＫが供
給され、第１及び第２のクロック信号ＴＣＫ、ＰＣＫは
時分割的に動作し、第１のクロック信号ＴＣＫが動作状
態の時第１の機能回路が動作可能となり、第２のクロッ
ク信号ＰＣＫが動作状態の時第２の機能回路が動作可能
となるようになされた信号処理回路である。

〔作用〕

２ボートフリツプフロツプＦ１〜Ｆ８は、ディジクルリ
トリガブル単安定マルチバイブレークと、パリティ発生
又はチェック回路という機能の異なる２つのディジタル
回路に対して共通に設けられている。２ポートフリツプ
フロツプＦ１〜Ｆ７の入力端子り、は、ディジタルリト
リガブル単安定マルチバイブレークを構成するゲート回
路Ｇ１に接続される。２ボートフリツプフロツプＦ１〜
Ｆ８の入力端子Ｄ２は、パリティ発生又はチェック回路
を構成するゲート回路Ｇ２に接続される。クロック入力
端子１にクロックＴＣＫが供給されると、これらの２ポ
ートフリツプフロツプＦ１〜Ｆ７は、ディジタルリトリ
ガブル単安定マルチバイブレークに対するフリップフロ
ップとして動作する。クロック入力端子２にクロックＰ
ＣＫが供給されると、これらの２ボートフリツプフロツ
プＦ１〜Ｆ８は、パリティ発生又はチェック回路に対す
るフリップフロップとして動作する。

〔実施例〕

この発明の一実施例について、以下の順に従って図面を
参照して説明する。

ａ、基本構成 り、一実施例 Ｃ０一実施例におけるリトリガブルモノマルチとしての
機能の説明 ｄ、一実施例におけるパリティ発生又はチェック回路と
しての機能の説明　　　　　　　−ａ、基本構成 第１図はこの発明の基本構成を示すものである。

第１図においてＦｉｌ、Ｆ１２．Ｆ１ａ、Ｆ１４がマル
チボート（３ボート）フリップフロップ、Ｇｌｌ、Ｇ１
２．Ｇ１３が組み合わせゲート回路である。マルチボー
トフリップフロップは、複数の入力端子と、この入力端
子に対応する複数のクロック入力端子と、１つの出力端
子とを有している。この第り図におけるマルチボートフ
リップフロツブＦｉｌ〜Ｆ１４は、３つの入力端子Ｄ＋
、Ｄ２、Ｄ３と、３つのりＣ１，り入力端子Ｃ＋、　Ｃ
ｚ、　Ｃｓと、１つの出力端子Ｑとを有する３ポートの
フリップフロップである。この３ボートフリソプフロツ
ブＦｉｌ〜Ｆ１４は、クロック入力端子Ｃ＋にクロック
が供給されると、入力端子Ｄ１に供給されるデータに対
してフリップフロップとして動作し、クロック入力端子
Ｃ２にクロックが供給されると、入力端子Ｄ２に供給さ
れるデータに対してフリップフロップとして動作し、ク
ロック入力端子Ｃ１にクロックが供給されると、入力端
子Ｄ３に供給されるデータに対してフリップフロップと
して動作する。

３ボートフリップフロップＦｉ１．Ｆｌ２．Ｆｌ３、Ｆ
ｌ４の夫々のクロック入力端子ＣＩには、クロックＣＫ
ＩＩが供給され、クロック入力端子Ｃ２には、クロック
ＣＫ１２が供給され、クロク入力端子Ｃ３には、クロッ
クＣＫ１３が供給される。

ディジタル回路は、基本的に入出力信号をラッチするフ
リップフロップと、このフリップフロップとの間の組み
合わせゲート回路とにより構成できる。マルチボートフ
リップフロツブを用いると、機能の異なるディジタル回
路の夫々におけるフリップフロップを共通化することが
できる。

クロックＣＫＩＩが３ボートフリツプフロツプＦｌｌ〜
Ｆ１４の夫々に供給されると、３ポートフリツプフロツ
プＦｉｌの入力端子Ｄ１に供給されるデータＡＤＩＩが
ゲート回路Ｇｌｌに供給され、３ポートフリツプフロツ
プＦ１２の入力端子り、に供給されるデータＢＤＩＩが
ゲート回路Ｇ１１に供給される。ゲート回路Ｇｌｌの出
力が３ボートフリツプフロツプＦ１３の入力端子り、に
供給され、第１のｍ能のディジタル回路が動作する。こ
の第１の機能のディジタル回路の出力が出力端子ＯＴか
ら取り出される。

クロックＣＫ１．２が３ポートフリソプフロンプＦｉｌ
〜Ｆ１４に供給されると、３ボートフリソブフロンプＦ
ｉｌの入力端子Ｄ２に供給されるデータＡＤ１２がゲー
ト回路Ｇ１２に供給され、３ポートフリツプフロツプＦ
ｌ２の入力端子Ｄ２に供給されるデータＢＤ１２がゲー
ト回路Ｇ１２に供給される。ゲート回路Ｇ１２の出力が
３ボートフリツプフロツプＦｌ３の入力端子Ｄ２に供給
され、３ボートフリツプフロツプＦ１３の出力が３ボー
トフリツプフロツプＦ１４の入力端子Ｄ２に供給される
。３ボートフリツプフロツプＦ１４の出力が他のディジ
タル回路に供給され、第２の機能のディジタル回路が動
作する。

クロックＣＫ１３が３ボートフリツプフロツプＦ１１〜
Ｆ１４に供給されると、３ボートフリツプフロツプＦｉ
ｌの入力端子Ｄ３に供給されるデータＡＤ１３がゲート
回路Ｇ１３に供給され、３ポートフリツプフロツプＦ１
２の入力端子Ｄ３に供給されるデータＢＤ１３がゲート
回路Ｇ１３に供給される。ケート回路Ｇ１３の出力が３
ボートフリツプフロツプＦ１３の入力端子Ｄ３に供給さ
れ、第３の機能のディジタル回路が動作する。この第３
の機能のディジタル回路の出力が出力端子ＯＴから取り
出される。

このように、クロックＣＫＩＩが３ポートフリツプフロ
ソ１Ｆｉｌ〜Ｆ１４に供給される間は、第１の機能のデ
ィジタル回路が動作状態となり、クロックＣＫ１２が３
ポートフリップフロップＦ１１〜Ｆ１４に供給される間
は、第２の機能のディジタル回路が動作状態となり、ク
ロックＣＫＩ３が３ポートフリツプフロツプＦｉｌ〜Ｆ
１４に供給される間は、第３の機能のディジタル回路が
動作状態となる。これら、第１〜第３の機能のディジタ
ル回路に対して、フリップフロップが共通化されている
ため、回路規模が縮小される。

ｂ、−実施例 第２図はディジタルリトリガブル単安定マルチバイブレ
ーク（以下リトリガブルモノマルチと略称する）と、パ
リティ発生又はチェック回路という夫々別々の機能を有
するディジタル回路を結合して構成したこの発明の一実
施例を示すものである。第２図において、破線で囲んで
示すＧ１がリトリガブルモノマルチを構成するゲート回
路、Ｇ２がパリティ発生又はチェック回路を構成するゲ
ート回路、Ｆｌ−Ｆ８がリトリガブルモノマルチとパリ
ティ発生又はチェック回路との両者に共通して設けられ
た２ポートフリツプフロツプである。

２ポートフリツプフロツプは、２つの入力端子Ｄｌ、Ｄ
２と、この入力端子り、、Ｄ２に夫々対応するクロック
が供給されるクロック入力端子Ｃ，，Ｃ２と、共通の出
力端子Ｑとを有している。そしてこの２ボートフリンプ
フロ７プは、クロック入力端子Ｃ０に供給されるクロッ
クが動作状態のとき、入力端子り、に供給されるデータ
に対するフリップフロップとして動作し、クロック入力
端子ｃ２に供給されるクロックが動作状態のとき、入力
端子Ｄ２に供給されるデータに対するフリップフロップ
として動作する。

このような２ボートフリツプフロツプは、第３図に示す
構成により実現できる。

第３図に示す２ポートフリツプフロツプは、ＭＯＳ）ラ
ンジスタを用いたグイナミソク型のフリップフロップを
２人力化したものである。第３図において１０１及び１
０２がＭＯＳ）ランジスタを示し、ＭＯＳ）ランジスタ
１０１及び１０２のトルインの夫々から入力端子１０３
及び１０４が夫々導出される。ＭＯＳ）ランジスタ１０
１のゲートからクロック入力端子１０５が導出され、Ｍ
Ｏ３）ラン′・ジスタ１０２のゲートからクロック入力
端子１０６が導出される。ＭＯＳトランジスタ１０１及
び１０２の互いのソースが共通接続され、この接続点が
インバータ１０７を介してＭＯ３Ｉ−ランジスタ１０８
及び１０９の直列接続の一端に接続される。ＭＯ３Ｉ−
ランジスタ１０８及び１０９の直列接続の他端がインバ
ータ１１２を介して出力端子１１３に接続される。ＭＯ
３＋−ランジスタ１０８及び１０９の夫々のゲートから
クロック入力端子１１０及び１１１が夫々導出される。

入力端子１０３には、第１の入力データＤＡ。

が供給され、入力端子１０４には、第２の入力データＤ
　Ａ　ｚが供給される。クロック入力端子１０５には、
第１のクロックＣＫ　＋の反転クロックａ１が供給され
、クロック入力端子１１０には、第１のクロックＣＫ　
＋が供給される。クロック入力端子１０６には、第２の
クロックＣＫ２の反転クロックα２が供給され、クロッ
ク入力端子１１１には、第２のクロックＣＫ２が供給さ
れる。

クロ、２りＣＲ２がローレベルの間は、Ｍｏｓトランジ
スタＩ、０２がオフし、ＭＯＳトランジスタ１０９がオ
ンとなる。したがって、この間に第４図Ａに示すように
クロックＣＫ、を動作させれば、ＭＯＳトランジスタ１
０８のゲート・ソース間容量により、第４図Ｂに示すよ
うに、入力端子１０３からのデータＤＡ、に対するフリ
ップフロップとして動作する。

クロックα１がハイレベルの間は、ＭＯＳ）ランジスタ
１０１がオフし、ＭＯＳ）ランジスタ１１０がオンとな
る。したがって、この間に第４図Ｃに示すようにクロッ
クＣＫ２を動作させれば、ＭＯＳ）ランジスタ１０９の
ゲート・ソース間容量により、第４図りに示すように、
入力端子１゜４からのデータＤＡ２に対するフリップフ
ロップとして動作する。

２つのフリップフロップを１つのチップ上で構成した場
合には、チップ面積が１つのフリップフロップの２倍に
なる。ところが上述のように２ボートフリツプフロツプ
を構成した場合には、バッファ及びインバータが共通化
できるので、千ツブ面積は１つのフリップフロップの２
倍以下である。

なお、このような２ポートフリツプフロツプは、スタテ
ィック型のフリップフロップでも同様に構成できる。

第２図において、２ポートフリンプフロソプＦ１〜Ｆ７
のクロック入力端子Ｃ８には、端子１から第５図Ｂに示
すクロックＴＣＫが供給される。

２ポートフリツプフロツプＦ１〜Ｆ７の夫々の入力端子
り、は、リトリガブルモノマルチを構成するゲート回路
Ｇ１及び入力端子１１に接続されている。したがって、
端子１にクロックＴＣＫが供給されると、この一実施例
は、リトリガブルモノマルチとして動作する。

２ボートフリツプフロツプＦ１〜Ｆ７のクロック入力端
子Ｃ２には、端子２から第５図Ａに示すクロックＰＣＫ
が供給される。２ポートフリツプフロツプＦ１〜Ｆ８の
入力端子Ｄ２は、パリティ発生又はチェック回路を構成
するゲート回路Ｇ２と接続されている。したがって、端
子２にクロックＰＣＫが供給されると、この一実施例は
、パリティ発生又はチェック回路として動作する。

Ｃ１一実施例におけるリトリガブルモノマルチとしての
機能の説明 リトリガブルモノマルチとしての機能を持たせた場合の
動作について第６図を参照して説明する。

クロック入力端子１には、第７図Ａに示すクロックＴＣ
Ｋが供給され、このクロックＴＣＫが２ポートフリツプ
フロツプＦ１〜Ｆ７のクロック入力端子Ｃ４に供給され
る。２ポートフリツプフロツプＦ１から導出された入力
端子１１に第７図Ｂに示す時刻し、で反転するトリガー
信号ＴＧが供給されると、このトリガー信号ＴＧが２ポ
ートフリツプフロツプＦ１を介してＥＸ−ＯＲゲート１
２に供給されると共に、２ポートフリツプフロツプＦ１
及びＦ２を介してＥＸ−ＯＲゲート１２に供給され、Ｅ
Ｘ−ＯＲゲート１２から第７図Ｃに示すように時刻ｔ２
から時刻Ｌ３までハイレベルとなるセント信号ＳＴが出
力される。

このセント信号ＳＴがＯＲゲート１３を介して２ボート
フリツプフロツプＦ３に供給され、２ポ−トフリソブフ
ロンプＦ３の出力が第７図Ｉに示すように時刻Ｌ３でハ
イレベルにセットされる。

また、このセット信号ＳＴがインバータ１４を介してＡ
、　Ｎ　Ｄゲート１５，１６，１７．１８の夫々の一方
の入力端子に供給される。

ＡＮＤゲート１５の出力は、２ボートフリツプフロツプ
Ｆ４に供給され、２ポートフリツプフロツプＦ４の出力
が反転されてＡ　Ｎ　Ｄゲート１５の他方の入力端子に
供給される。したがって、ＡＮＤゲート１５の一方の入
力端子にインバータ１４を介してセント信号ＳＴが供給
されると、２ポートフリツプフロツプＦ４からは第７図
りに示すクロックＴＣＫの２倍の周期のクロックが出力
される。

２ボートフリツプフロツプＦ４の出力は、ＥＸ−ＯＲゲ
ート１９の一方の入力端子に供給され、ＥＸ−ＯＲゲー
ト１９の出力がＡＮＤゲート１６を介して２ボートフリ
ツプフロツプＦ５に供給される。２ポートフリソプフロ
ンプＦ５の出力がＥＸ−ＯＲゲート１９の他方の入力端
子に供給される。ＡＮＤゲート１６の一方の入力端子に
は、時刻ｔ、３から後にはハイレベルが供給されている
。

このため、２ボートフリツプフロツプＦ５は、２ボート
フリツプフロツプＦ４の出力により、２ボートフリツプ
フロツプＦ５からは、第７図Ｅに示すクロックＴＣＫの
４倍の周期のクロックが出力される。

２ポートフリソプフロンプＦ４の出力及び２ボートフリ
ツプフロツプＦ５の出力がＡＮＤゲート２０に供給され
、ＡＮＤゲート２０の出力がＥＸ−ＯＲゲート２１の一
方の入力端子に供給される。

ＥＸ−ＯＲゲート２１の出力がＡＮＤゲート１７を介し
て２ポートフリツプフロツプＦ６に供給され、２ポート
フリツプフロツプＦ６の出力がＦ、Ｘ−０Ｒゲート２１
の他方の入力端子に供給される。

このため、２ポートフリツプフロツプＦ６は、ＡＮＤゲ
ート２０の出力により、２ポートフリツプフロツプＦ６
からは、第７図Ｆに示すクロックＴＣＫの８倍の周期の
クロックが出力される。

ＡＮＤゲート２０の出力及び２ボートフリップフロツプ
Ｆ６の出力がＡ　Ｎ　Ｄゲート２２に供給される。ＡＮ
Ｄゲート２２の出力がＥＸ−ＯＲゲート２３に供給され
る。ＥＸ−ＯＲゲート２３の出力がＡＮＤゲート１８を
介して２ポートフリツプフロツプＦ７に供給され、２ポ
ートフリツプフロツプＦ７の出力がＥＸ−ＯＲゲート２
３の他方の入力端子に供給される。このため、２ボート
フリツプフロツプＦ７は、ＡＮＤゲート２２の出力によ
り、フリップフロップＦ７からは、第７図Ｇに示すクロ
ックＴＣＫの１６倍の周期のクロックが出力される。

このように、２ポートフリツプフロツプＦ４゜Ｆ５．Ｆ
６．Ｆ７により、クロックＴＣＫの周期の１６倍の周期
のクロックを形成するカウンタが構成される。

ＡＮＤゲート２２の出力及び２ボートフリツプフロツプ
Ｆ７の出力がＮＡＮＤゲート２４に供給される。Ｎ　Ａ
　Ｎ　Ｄゲート２４の出力がＡＮＤゲート２５の一方の
入力端子に供給される。ＡＮＤゲート２５の他方の入力
端子には２ボートフリップフロ・７１Ｆ３の出力が供給
される。ＡＮＤゲート２５の出力がＯＲゲート１３の他
方の入力端子に供給される。

ＮＡＮＤゲート２４からは、第７図Ｈに示すように、時
刻ｔ４から時刻ｔ５までの間がローレベルのリセット信
号ＲＥが出力される。このリセット信号ＲＥがＡＮＤゲ
ート２５．ＯＲゲート１３を介して２ポートフリツプフ
ロツプＦ３に供給され、このリセット信号ＲＥの立ち下
がりで２ポートフリツプフロツプＦ３がリセットされる
。このため、第７図■に示すように、時刻ｔ５で２ポー
トフリツプフロツプＦ３の出力がローレベルになる。

このように、２ボートフリソプフロンプＦ３は、第７図
Ｂに示す反転するトリガー信号ＴＧにより形成されたセ
ント信号ＳＴによりセットされ、２ボートフリツプフロ
ツブＦ４〜Ｆ７により構成されるカウンタにより形成さ
れたリセット信号ＲＥによりリセットされる。したがっ
て、出力端子２６からは、クロックＴＣＫの周期の１６
倍の幅τのパルス（第７図Ｉ）が出力される。

トリガー信号ＴＧが再び供給されると、セント信号ＳＴ
が表れ、インバータ１４の出力がローレベルになる。こ
のため、２ポートフリツプフロツプＦ４〜Ｆ７により構
成されるカウンタがリセットされる。これにより、リド
リガーが可能となる。

したがって、第８図Ａに示すように、時刻ｔ。１゜ｔ０
２＋　　ｔ０３−　　’　０４で反転するトリガー信号
ＴＧが入力端子１１に供給されると、第８図Ｂに示すよ
うに、時刻ｔｏ＋で反転するトリガー信号により、時刻
ｔｏ＋からパルス幅τのパルスが出力され、時刻ｔ。２
で反転するトリガー信号により、時刻ｔｏ２からパルス
幅τのパルスが出力され、時刻ｔ１１３で反転するトリ
ガー信号により、時刻ｔ。３からパルスが出力され、こ
のパルスが時刻ｔ。４で反転するトリガー信号により再
トリガーされ、時刻ｔｅａから時定数τだけ経過後の時
刻ｔ。５までハイレベルのパルスが出力される。

ｄ、一実施例におけるパリティ発生又はチェック回路と
しての機能の説明 パリティ発生又はチェック回路としての機能を持たせた
場合の動作について第９図を参照して説明する。

クロック入力端子２には、クロックＰＣＫが供給される
。入力端子５０〜５７の夫々には、データＤＯ〜Ｄ７が
供給される。端子９２には、ロード信号ＸＬが供給され
る。

入力端子５０〜５７の夫々に供給されるデータＤｏ〜Ｄ
７がＥＸ−ＯＲゲート６０〜６７の夫々の一方の入力端
子に供給される。ＥＸ−ＯＲゲート６０〜６７の夫々の
出力が２ボートフリツプフロツプＦ１〜Ｆ８の夫々に供
給される。２ボートフリツプフロツプＦ１〜Ｆ８の夫々
の出力がＡＮＤゲー）７０〜７７の一方の入力端子に供
給されると共に、２ボートフリツプフロツプＦ１〜Ｆ８
からパリティ出力端子８０〜８１が夫々導出される。Ａ
ＮＤゲート７０〜７７の他方の入力端子には、端子９２
からロード信号ＸＬが供給される。

また、２ボートフリツプフロツプＦ１〜Ｆ８の出力がＯ
Ｒゲート９０に供給され、ＯＲゲート９゜の反転出力か
ら判定出力端子９１が導出される。

Ｄ、＝　（Ｄ７．Ｄ６．Ｄ５．Ｄ４．Ｄ３．Ｄ２．ＤＩ
、Ｄｏ　）とすると、偶数パリティＰは、 Ｐ−ΣＤ、　　　（ｍｏ６．２　） により求められる。（ｉ＝３＞の時、偶数パリティＰは
、 Ｐ　−Ｄ　＋　■Ｄ、■［）３ として求められる。

（ｉ＝３）の場合の偶数パリティＰを求める場合には、
第１０図Ｂに示すように、時刻Ｔ、〜Ｔ３の間、端子９
２に供給されるロード信号ＸＬがローレベルとされる。

第１０図Ｃに示すように、時刻Ｔ’＋−ＴｓでデータＩ
Ｄ１が入力端子５０〜５７に供給され、時刻Ｔ３〜Ｔ、
でデータ［ｌ１２が入力端子５０〜５７に供給され、時
刻Ｔ５〜Ｔ、でデータ［１３が入力端子５０〜５７に供
給される。

時刻Ｔ２〜Ｔ４では、第１０図りに示すように、データ
［）Ｉが２ポートフリソプフロンブＦ１〜Ｆ８に保持さ
れる。ＥＸ−ＯＲゲート６０〜６７により、この２ポー
トフリップフロップＦ１〜Ｆ８に保持されているデータ
と、入力端子５０〜５７に供給されるデータとのｍｏｄ
、　２の加算がなされる。

したがって、時刻Ｔ４〜Ｔ６で（＋Ｄ、■ＩＤ２）が求
められ、時刻Ｔ６〜Ｔｌｌで（ＩＤＩ■［）２■Ｄ３）
が求められ、パリティＰが得られる。このパリティＰ Ｐ−（Ｐｔ、　Ｐ６＋　ＰＳ、　Ｐ４．　Ｐ３．　Ｐｇ
、　ＰＩ＋　ｐｏ　）がパリティ出力端子８０〜８７か
ら出力される。

パリティチェックは、データＩＤ、〜ＩＤ３とパリティ
Ｐとをｍｏｄ、　２の加算をし、 ＩＤ、■［１２■Ｄ３　キＰ＝０　？ この加算出力を判定することによりなされる。

偶数パリティの場合に、エラーが発生していなければ、
この加算結果は０となる。エラーが生じていると、この
加算結果が１となる。

パリティチェックを行う場合には、第１１図Ｂに示すよ
うに、時刻Ｔｌｌ〜Ｔ１□の間、端子９２に供給される
ロード信号ＸＬがローレベルとされる。

時刻Ｔｌｌ〜Ｔ１□でデータｌＤ１が入力端子５０〜５
７の夫々に供給され、時刻ｔ１２〜ｔ＋ｉでデータＤ２
が入力端子５０〜５７の夫々に供給され、時刻ｔＩ３〜
ｔｚでデータＤ、が入力端子５０〜５７の夫々に供給さ
れる。時刻ＴＩ４〜Ｔ＋ｓでパリティＰが供給される。

ＥＸ−ＯＲゲート６０〜６７により、データＤ、〜ＩＤ
３とパリティＰとのｍｏｄ、　２の加算がなされる。第
１１図りに示すように、加算結果が０か１かが判断され
る。この加算結果がＯであれば、エラーがないものと判
断され、判定出力端子９１の出力がハイレベルになる。

この加算結果が１の場合には、判定出力端子９１の出力
がローレベルになる。

この第２図に示すリトリガブルモノマルニとパリティ発
生又はチェック回路とを結合したディジタル回路は、判
定出力端子９１の出力を入力端子１１に供給するように
すれば、パリティチェックがなされ、エラーなしと判定
された場合には、所定幅のパルスを出力する回路として
動作する。

第２図に示す一実施例の構成から明らかなように、マル
チボートフリップフロップを用いてフリップフロップを
共通回路してい（と、ゲート回路の規模が大きくなる傾
向となる。そこで、ゲート回路はＰＬＡ　（プログラマ
ブル　ロジフク　アレイ）を用いて構成することが望ま
しい。

〔発明の効果〕

この発明に依れば、マルチポートのフリップフロップを
時分割的に用いることにより、機能の異なるディジタル
回路のフリップフロップを共通化することができる。こ
のため、ディジタル信号処理回路を小型化することがで
きる。

【図面の簡単な説明】

第１図はこの発明の基本構成を示すブロック図、第２図
はこの発明の一実施例のブロック図、第３図はこの発明
の一実施例における２ポートフリツプフロツプの一例の
接続図、第４図はこの発明の一実施例における２ポート
フリツプフロツプの説明に用いる波形図、第５図はこの
発明の一実施例の説明に用いる波形図、第６図はこの発
明の一実施例における第１の機能の説明に用いるブロッ
ク図、第７図及び第８図はこの発明の一実施例における
第１の機能の説明に用いる波形図、第９図はこの発明の
一実施例における第２の機能の説明に用いるブロック図
、第１０図及び第１１図はこの発明の一実施例における
第２の機能の説明に用いる波形図である。 図面における主要な符号の説明 Ｆ１〜Ｆ８：２ポートフリツプフロツプ、Ｇ１：ディジ
タルリトリガブル単安定マルチバイブレークを構成する
ゲート回路、 Ｇｌパリティ発生又はチェック回路を構成するゲート回
路。 代理人　　　弁理士　杉　浦　正　知 ７８間昭６２−８８４３７　（１１） ＜００ ト ン皮汗多＋３ 第１１図 ’）ｆｌＱ−

Claims (1)

【特許請求の範囲】
1. 第１のクロック信号によって動作し、少なくとも１つの
   フリップフロップを構成要素とする第１の機能回路と、
   第２のクロック信号によって動作し、少なくとも１つの
   フリップフロップを構成要素とする第２の機能回路とを
   有し、上記第１及び第２の機能回路を構成するフリップ
   フロップのうち少なくとも一部が第１及び第２の信号入
   力端子と第１及び第２のクロック入力端子と共通の出力
   端子とを有する２入力型フリップフロップによって構成
   され、上記第１のクロック入力端子に上記第１のクロッ
   ク信号が又上記第２のクロック入力端子に上記第２のク
   ロック信号が供給され、上記第１及び第２のクロック信
   号は時分割的に動作し、上記第１のクロック信号が動作
   状態の時第１の機能回路が動作可能となり、上記第２の
   クロック信号が動作状態の時上記第２の機能回路が動作
   可能となるようになされた信号処理回路。