JPS6286743A - 大規模集積回路で使用するのに適したアレイ再形成装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、再形成装置に関するものであり、特にＩＣ
またはＩＣを含む回路板上で製造中または動作中に発生
する故障の場合にも大規模集積の使用を可能にするよう
な再形成装置に関するものである。

［従来の技術］ 従来の技術では、多くの大規模集積回路（ＶＬＳ　Ｉ　
）は所望の結果が生じるように互いに関連して動作する
多数の反復的なモジュールまたは回路形態を含んでいる
。ＶＬＳＩチップは非常に複雑であり、互いに関連して
動作する膨大な数の部品を含んでいる。そのようなある
種のＶＬＳＩ装置は複雑な演算処理を行なうために使用
され、したがって、特にいわゆる並列プロセッサでは回
路部品の大部分は構造および形態が類似しており、デー
タの処理速度と一致して動作する。

いずれにせよチップの寸法は増加し、歩留りは低下する
。したがって、チップが大きくなり、複雑になるにした
がって、所定のＶＬＳ　Ｉチップが充分に機能する見込
みは減少する。そのため多１生産においては非常に複雑
なチップを供給することは実用的なことではない。上記
のように、ＶＬＳＩ技術によって構成された形式の回路
の１例はいわゆる並列プロセッサである。このプロセッ
サは例えばベクトル加算或いはベクトル乗算のような単
一の命令の制御下に並列データ流で動作する。このプロ
セッサは同様の単一ビット部品またはセルの方形アレイ
によって構成され、それら各セルはＶＬＳＩ中に構成さ
れる。セルは変化する大きさのワードを形成するために
共同することができ、右、左、上、下のように四方な隣
接したセルと通信することができ、また入力および出力
のために外部装置、例えばメモリと通信することができ
る。したがって、このプロセッサは映像プロセッサ、パ
ターン認識ならびにエンジニアリング解析におけるよう
にマトリックス演算を必要とする問題に適用することが
できる。

この装置は固定小数点演算および浮動小数点演算を行な
うことができる。このプロセッサの計算能力はアレイの
大きさ、クロック速度、ワードサイズおよび特定の動作
のために可能なアレイの分割に依存している。例えばＩ
ＯＭ　ＨＺのクロックを使用する２０４８Ｘ　８ビット
プロセッサとして動作する１２８セル×１２８セルのア
レイは毎秒２００億のオーダーの加算または論理動作お
よび毎秒２５億のオーダーの乗算を行なうことが概算さ
れる。並列プロセッサの特別の場合として連想プロセッ
サがあり、それは一般にサーチ動作のみを行なう。連想
プロセッサは時には内容アドレス可能なメモリとも呼ば
れ、よく知られている。これについては例えば米国特許
第４，０１０，４５２号および米国特許第４．２９６，
４７５　＠明細書を参照されたい。その他多数の特許明
細書にこのようなアレイが記載されており、また文献（
例えばＩ　Ｅ　Ｅ　Ｅ　　Ｃｏｍｐｕｔｅｒ　。

１９８５年６月＠りｐｐ４３〜５６．特に５２頁）も記
載されている。

いずれにせよ、チップが大形になり、セルの数が増大し
、セルがより複雑なものとなるにしたがって、現在の製
造技術によるチップの処理能力は減少するから、ＶＬＳ
Ｉ技術においてそのようなアレイを集積することが問題
になる。さらに、それらのセルの一緒に接続されるもの
が増大するため、１個のチップの故障によりシステムの
全体または大部分が損失となることが生じてくる。

［発明の解決すべき問題点］ それ故、この発明の目的は、これらのチップが多くの故
障のものを、含んでいても複数の集積回路を使用するこ
とを可能にし、多数のこれらのチップを含むシステムの
信頼性を改善することである［問題点解決のための手段
］ この発明によれば、各行のそれぞれにおいてＮ−Ｘの演
算回路を選択する動作を行なう第１の手段と、行を相互
に接続するためにＮ−Ｘの演算データラインを選択する
動作を行なう第１の手段と、第１および第２の手段の選
択に応答して各行における選択されたＮ−Ｘの演算回路
を前記選択されたＮ−Ｘのデータラインを介して互いに
接続して行から行へ前記Ｎ−Ｘビットの両方向の伝送を
可能にする制御手段とを具儀しているアレイ再形成装置
が提供される。

この発明によれば、アレイ形状装置は製造後にある種の
故障許容性を有する構造として使用されることが可能に
なる。二つの主要な種類の故障は、故障の発生、検出、
および位置決定に続いてシステムの適切な動作が進行す
るので除外されることができるような手段が設けられる
。故障の第１の種類のものはシステムの部分間で生じる
可能性のある結線の故障である。開路や短絡のようなこ
れらの故障はシステムの製造時に生じる可能性があり、
またシステムの動作寿命中にも生じる可能性がある。

これらの故障は印刷回路板または集積回路パッケージの
ような別々の機械的構造の間で一般に発生するが、単一
の集積回路チップ上の局部的ブロック間でも生じること
がある。このような多（の故障もまたこの発明によって
補正される。

第２の種類の故障は論理ブロックの故障である。

並列プロセッサ中のセルのようなブロックの集合体が一
緒に接続されるとき、故障がこれらのブロックの１以上
のもので生じる可能性がある。この故障の影響を局部的
なものとするために、システムの復旧動作のために故障
を動的に避けることが必要であり、したがって、この再
構成または再形成は短い修復期間を除いては一般にシス
テムまたはプログラミングに影響しないように行われな
ければならない。以下説明するように、この発明は特に
単一ビットプロセッサのアレイに適応するものである。

この場合には後述するように予備部品の割合いは少なく
てもよく（典型的には２５％）、動的にシステムの信頼
性を改善する。

いくつかの線は予備部品と考えてよく、これらの線の制
御はプロセッサのアレイ中に集積されることができる。

その場合には、もしもプロセッサが故障を許容できるも
のであれば、制御は故障を許容できる。現在の技術では
、微細な、動的な故障修復手段は存在しない。従来の技
術においては、データの符号化或いは１以上のパリティ
ピットのような転送されたデータを検証する手段が使用
されている。エラー補正符号は単一ビットエラーを修正
することを可能にしている。しかしながら、符号化は１
６ビツトのような比較的大きなワードについてのみ有効
である。一方、この発明によれば、単一ピットについて
行なうことができ、しかも多数のエラーを修正すること
ができる。エラー修正符号は多分瞬間的にエラーを修正
する。しかしながら、この発明のアレイ再形成装置によ
って修正できるような多重のエラーを修正する手段は現
在地に存在していない。

［実施例の概要］ このアレイ再形成装置は大型の集積回路および大型のシ
ステムにおいて使用される。この装置はアレイ中に設け
られている予備の線および／または計算素子を使用する
。この装置は故障の線に代わって予備の線を使用し、お
よび／または装置は予備の計算素子を使用しており、そ
のため種々の製造時または使用中の故障にも拘らず動作
システムが生成される。予備の線はデータ入力、出力ラ
インとして使用され、そのような各データラインは両方
向性バッファ／受信装置（Ｂ／Ｒ）と共同している。両
方向性バッファ／受信装置（Ｂ／Ｒ）は入力端子から出
力端子へ、またはその反対に、いずれの方向にもデータ
を送信することができる。

各データラインは制御入力を有する両方向性マルチプレ
クサ装置（ＢＩＭＵＸ）に接続されている。

制御論理手段は計算素子に対する各線の割当て製造時に
対してのみそこに蓄積する。集積回路間のような信頼で
きない線のみが切替え可能にされている。制器論理手段
は予備０の素子であってもよい動作素子ならびに予備の
データラインであってもよい動作データラインを回路板
と接続を形成するように選択する。受信回路も同様に一
組の接続を形成する。したがって、回路板上およびチッ
プ上に多重の故障のものが含んでいるにも拘らずアレイ
再形成装置を構成することができる。この発明は、さら
に故障を回避するためにセルおよび線の割当てを計算す
る方法を提供している。

［実施例の詳細な説明］ 第１図は、この発明の１実施例の簡単な直列相互接続ブ
ロック図を示している。第１図において、モジュールＡ
として示されたモジュール１０は２０本の線によりモジ
ュール２０すなわちＢに接続されている。このモジュー
ル２０は２０本の線によりモジュールＣに接続されてい
る。これらの線の中の１６本は１６ビツトワードに最低
必要なものであり、４本は予備であり、各種の故障を処
理するために付加されている。この１６本と４本との選
択は一例に過ぎず、他の組合わせも可能である。第１図
のブロック図は４本の予鑞の線を含んだモジュールの直
列接続を示しており、それらの予備の線は後述するよう
に故障の線または部品をバイパスするのに利用される。

第２図はそれぞれＡ、８．Ｎとして示され、共通バスに
接続された複数のモジュール２１．２２．２３を示して
いる。第２図は予備線を有するモジュールの並列接続を
示している。この例でも共通バスは２０本の線で構成さ
れている。これらの線の中の１６本は１６ごットワード
に適応するためのものであり、４本は予備として利用さ
れる。この発明において、第１図および第２図に示され
たシステムの１１ｉ！Ｊ　１１１は、もしも所定のモジ
ュール中の故障が他のモジュールに影響しないものであ
れば簡単である。

故障の影響を局所化することは動作システムを構築する
上での問題を減少させる。

第３図は悪いセルのバイパスを説明するための再形成組
織を示している。一般的な意味で使用される用語“′セ
ル″は１ビットプロセッサであってもよく、或いは複数
の部品を使用する他の集積回路構造であってもよい。第
３図から明らかなように、行（ｒｏｗ）Ｏは９個のセル
よりなり、それぞれビット０乃至７のような特定の情報
ビットをそれぞれ示している。行０には９個のセルがあ
り、一方システムは８ピツトの情報の結合を要求してい
る。すなわち実際には８個の動作セルを必要としている
。同様に、行１も同じく９個のセルを備えている。行Ｏ
から行１への接続のために３１乃至３８の８本の線が設
けられている。現在の目的のためには全ての線は動作状
態の線であると考える。

第３図は符号Ｘによって悪いセル、すなわち故障のある
セルの存在を示している。図から明らかにょうに、行Ｏ
の通常どット１に適応するものである右から２番目のセ
ルが故障している。行１では通常ビット６に適応するも
のである左から３番目のセルが故障している。

良好なセルだけを利用するために行Ｏ中の良好なセルを
行１中の良好なセルに接続するための手段が必要である
。２個のセルの一つに導かれるように各良好なセルをす
ることによって良好なセルを行１中の良好なセルに結合
することが可能になり、それにおいて悪いセルのビット
の重みは同一である。後述するように、この発明によれ
ば、あるセルの出力はそのセルと関連する所定の複数の
線に接続されている。したがって第３図に示すように行
ＯのセルＯは線３１によって行１のセルＯに接続されて
いる。行０のセル１は図にＸで示されているように故障
のセルであり行１のどのセルにも接続されていない。

しかしながら、行Ｏのセル２は線３２によって行１のセ
ル１に接続されている。破線は各セルの出力がそのセル
と関連する右または左側の線３１乃至３８のいずれにも
接続されることができることを月している。したがって
第３図から明らかなように行１のセル６は故障したセル
であり、それ故シ；テムは行Ｏのセル６を線３６により
行１のセル５に接続する。行１のセル６には接続が行わ
れていへい。このようにして、第３図から明らかなよう
に連続する行の間で良好なセルを次の行の良好なセルと
接続することによって０乃至７で示されたビットに良好
なセルを適合させることができる。第３図から明らかな
ようにセルのビットの重みは悪いセルが位置する場所に
依存している。例えば、ビット５は行０のセル６および
行１のセル５に適応している。

第４図は悪い線を迂回またはバイパスするのに利用され
るこのシステムにより使用される再形成装置を示してい
る。この例でも行０および行１として示された２行のセ
ルがある。各行はビット０乃至７に適合する８個のセル
を有している。これらのセルは線４１乃至４９によって
互いに接続されている。この場合には９本の線があり、
その８本がごット○乃至７の接続のために必要である。

第４図から明らかなように線４５が故障であり、利用で
きない。したがって、このシステムは行０のセル０乃至
３を行１のセル０乃至３に線４１乃至４４を使用して接
続し、行Ｏのセル４乃至７を行１のセル４乃至７に線４
６乃至４９を使用して接続する。故障の線４５はバイパ
スされ、′このシステムにより使用されない。

２本の線の一つを選択する各セルの能力は第４図に示す
ように故障した線４５のバイパスを容易にする。

第５図は悪いセルおよび悪い線の周囲の再形成装置を示
している。第５図において行Ｏおよび行１にはそれぞれ
９個のセル（０〜８）がある。また行Ｏおよび行１の間
には９本の線があり、それぞれセル間の接続を行なって
いる。第５図から明らかなように行１のセル６は故障し
たセルであり、それ故このセル６には接続が行われてい
ない。したがって行Ｏのセル６は行１のセル５に接続さ
れている。第２図乃至第５因からもつと複雑なシステム
もさらに予備のセルおよび線を追加することによって構
成できることが理解されよう。異なりまた線に接続され
る各セルの能力によって、多数の隣接した故障が生じた
差異にも動作形態を与えることができる。

第６図は１ビットプロセッサセルのデータ路ブロック図
を示す。この１ビットプロセッサセルは本質的には第２
図乃至第５図に関連して示したような各行中に位置して
いる形式のセルである。各セルは６０乃至６３で示した
４個の両方向性バッファ／受信装置（Ｂ／Ｒ）と共同し
て動作する。両方向性バッファ／受信装置は各セルがＬ
ＩＰ、垂直バス、ＤＯＷＮ、メモリとして示された４個
の別々の再形成路上で通信できるようにする。これら４
個の両方向性バッファ／受信装置６０〜６３の動作は論
理的には同一であるが、あるセルへの線の割当てはセル
および線の故障の発生に応じて異なっている。

第６図に示すように、各両方向性バッファ／受信装置６
０〜６３は関連する制御ｆｆ論理回路に応じて動作する
パイ（両方向性）マルチプレクサ（ＢＩＭＵＸ）回路と
共同して動作する。すなわち両方向性バッファ／受信装
置６０は制′ａ装置６６によって制御されるパイマルチ
プレクサ６５に導かれた出力線を有する。以下説明する
ようにパイマルチプレクサ６５は両方向性バッファ／媛
信装＠６０の入力または出力線としてのデータ線を５本
の選択可能な線の任意の一つに結合することができる。

したがって、パイマルチプレクサ６５は良好なセルが通
信することを可能にする。各パイマルチプレクサは各デ
ータ路の再び形成を全部の１ビツトセルに与えることが
できるように５本の線の任意の一つとインターフェイス
するように各両方向性バッファ／受信装置と共同して動
作する。再形成手段の目的は通信のための線の選択がセ
ルの選択から隔離されるように良好なセルの通信を行な
うことを可能にすることである。良好なセルはメモリの
ような他のセルまたは池の装置と通信することができる
。この隔離は部分的に故障のある部品の使用を許容する
から複雑なシステムの製造を容易にする。すなわち、完
全な部品を入手することは非常に困難であり、或いは禁
止的に高価なものとなるからである。さらにこれはシス
テムの使用状態において発生する故障の動的な修復を可
能にする。

第７図は典型的なアレイチップの簡単化したブロック図
を示す。このアレイチップはそれぞれ第６図に示したの
と同じ・一形態の２０個のセルを有している。セルは０
乃至１９として示されている。チップはざらに共通制御
論理装置７０を備えている。したがって、第７図に示す
ようにチップ上には２０個の１ビットプロセッサセルが
配置され、各プロセッサセルは初期化のために共通制御
論理袋＠７０により選択されることができる。２０１１
Ｉｌｌのセルの中の１６個だけが１６ビツトワードに適
合するために充分の機能するのに必要である。共通制御
論理装置１０はアレイチップを通って命令ビットおよび
制御信号の流れを促進するためにパイプラインレジスタ
およびバッファを備えている。共通制御論理装置７０は
第７Ａ図に示されている。Ｐ　Ｌ　Ａ　２０１の機能は
ＵＰ、ＤＯＷＮ、垂直バス、メモリの各ビン上のデータ
を移動させるＩ１０命令を部分的にデコードすることで
ある。部分的デコードは信号がアレイチップから流れ出
るとき出力バッファがオンに切替えられるために必要で
ある。ｐ　Ｌ　Ａ　２０２の機能はデータバス命令に対
して同様である。それはバス左および右信号に影響する
。

第７図に示されたセル構成は第６図に示されたデータラ
インのようなデータラインを示している。

それらのデータラインは両方向性バッファ／受信装置お
よび各パイマルチプレクサおよび制御装置と共同して動
作する。したがって、セルＯに対するデータラインはｔ
Ｊ、Ｖ（垂直）、Ｄ（ＤＯＷＮ）、Ｍ（メモリ）として
示されている。

これらの各データラインはセル０のデータラインｖＯに
対して１２で示された両方向性バッファ／受信装置およ
びパイマルチプレクサと共同する。両方向性バッファ／
受信装置に対して示された記号７２は第７図に示された
各データラインと関連して利用される。

第６図に示すように４個のデータ路のそれぞれに対する
４個の隣接接続は装置６５のようなパイマルチプレクサ
装置の左および右入力のそれぞれに対して形成される。

第７図に示すようにセル１をセル０に接続する１６のラ
インプラス追加の５個のパスラインがある。後述するよ
うに前者の１６のラインはセルおよび物理的接続の故障
に基づいて選択されたある数の予備接続を与えるもので
ある。

この実施例ではさらにある°程度の局所的な相互接続を
行なっている。例えば、単一線が５個の隣接する１ビッ
トプロセッサに接続されることができ、或いは反対に単
一の１ビットプロセッサが隣接する５本の線の任意のも
のに接続されることができる。５個のパスラインは第６
図の６７のような特定の回路網の相互接続のための多数
の手段の一つを表わしている。この回路網は典型的には
多くのプロセッサで見られるような加算、減算、アンド
、オアの共通動作を行なう。

セル０乃至１９のような各プロセッサは第１図に示され
るように４個の両方向性バッファ／受信装置を有し、４
個の信号グループのそれぞれにおいて１つの線に接続さ
れることができる。両方向性バッファ／受信装置はモジ
ュールの境界を横切って信号を送信および受信するため
に設けられている。データ路は良好な１ビットプロセッ
サと良好な線との間の信号接続のために設けられている
。

データ路は故障に耐えることができ、中央の信号環では
なく、むしろ各１ピツトプロセツサ中に設けられている
。このため、再形成が必要で、はあるが、単一の故障は
どのプロセッサを害することもない。例として第６図に
示したデータ路は両方向性バッファ／受信装置６０と共
同して動作するパイマルチプレクサ６５を通って接続さ
れている。第９図のパイマルチプレクサ制御論理装置は
１ビットプロセッサに接続される線を選択するために設
けられている。この制御論理装置は各１ビットプロセッ
サ中に設けられ、そのため多重の１ピツドブＯセツサは
単一の故障によって影響を受けることはない。この再形
成論理装置の目的は異なったモジュール中の良好なプロ
セッサ間で信号の通信を行なうことである。

第７Ａ図を参照すると第７図に７０で示された共通制御
論理装置がさらに詳細に示されている。この制御論理装
置は蓄積レジスタ１０１に結合される命令バス１００を
漏えている。命令バス１００は読取リアドレス、読取り
／書込みアドレス、セル選択信号、データバス命令信号
ならびに入力／出力命令を受信する。この情報はレジス
タ１０１中に蓄積され、このレジスタ１０１はまたシス
テムクロックであるクロック入力を受信する。レジスタ
１０１の出力はプログラム可能な論理アレイ（ＰＬＡ）
２０１に導かれ、その機能は入力／出力命令データを処
理し、したがってこの情報をＬＩＰ、ＤＯＷＮ。

メモリ、および垂直バスに供給するようにデータ流の方
向を決定することである。プログラム可能な論理アレイ
、すなわちＰ　Ｌ　Ａ　２０２はデータ路命令を受信す
る。この命令はデータ路の方向を示し、代数論理装置、
すなわちＡＬＬＪに供給される。これは各プロセッサセ
ルの構造の一部および一部である。再び第６図を参照す
ると、中央に位置する適用する特定の回路網のモジュー
ルが示されている。このように設計されたこのモジュー
ルは代数論理装［ＡＬＵならびに各種レジスタを含んで
いる。第６図から明らかなようにこのモジュールへの入
力はＵＰ右、垂直バス右、メモリ右、ＤＯＷＮ右、Ｄ　
ＯＷ　Ｎ、左、メモリ左５、バス左、バス左、ＵＰ左お
よびｔＪＰ方向、ＤＯＷＮ方向メモリ方向、垂直バス駆
動等々として示されている。

これらのラインはＰＬＡ（プログラム可能な論理アレイ
）２０１およびＰ　Ｌ　Ａ　２０２により制御されるラ
インである。このようにして、ＰＬＡ装置はそれぞれの
個々のプロセッサセル中でバス方向またはデータ方向を
制御することができる。それ故これは共通論理装置によ
って行われた制御によってアレイを通るデータの選択的
伝送を可能にする。

第１０図は第６図のモジュール６０乃至６３のようなバ
ッファ／受信装置モジュールを示している。

入力／出力制御線はインバータγ１の入力およびバッフ
ァ７２に接続される。バッファ７２はその入力がチップ
ビン７４に結合され、その出力がＢ　（Ｎ。

Ｌｌ・・・ビットＮルベルＬｌ　）のデータライン７５
に結合されている。出力データライン１５は強さの順次
増加する一連のバッフＦ７６、７７、７８を通ってチッ
プビン７４に結合され、またプルアップ抵抗７９に結合
されて接続線または外部線が切断された場合に既知のレ
ベルを与える。図示のＢ　（Ｎ、　Ｌｌ　）信号は１ビ
ットプロセッサ中のパイマルチプレクサとの間の信号で
ある。入力信号はバッファγ２を介して端子７５に転送
されることが分る。

出力信号はバッフ？７６乃至１８を介して端子１４［８
（Ｎ、　ＬＯ）　］に転送される。したがって、バッフ
ァ／受信装置は両方向性回路として動作し、データは入
力端子７４から出力端子７５へ、或いはその反対に両方
向に送信または受信されることができる。バッフ戸の数
は３個として示されているが、これは−例であり、この
数は必要とする駆動容愚の関数である。

もちろん１ビットプロセッサおよび線の相対数は１ビッ
トプロセッサおよび線の相対的歩留りおよび信頼性によ
って決定される。もしも線の信頼性が１ビットプロセッ
サの信頼性よりも劣っているならば線の方を多く設ける
必要がある。例えば各バッファ／受信装置が接続パッド
に接続されるならば、パッケージのビンの数を最少のも
のとするために全ての接続パッドがパッケージのビンに
接続されないでもよい。このように１ビットプロセッサ
の数が線の数と異なるとき線と１ビットプロセッサは良
好な線と良好°な１ビットプロセッサが接続されること
ができる可能性が最大になる。

第８図に示されるように、パイ（両方向性）マルチプレ
クサは５個の両方向性スイッチＡ乃至Ｅすなわちスイッ
チ８０乃至８４から構成されている。

任意の数の両方向性スイッチをそのように接続すること
ができる。各両方向性スイッチはバッフ１／受信装置対
９０の端子に接続された共通、！ＩＩＩを有する。各１
インチは例えばスイッチ８０の入力８５のような制御入
力を有している。この制御入力はどの両方向性スイッチ
がＢ　（Ｎ、　Ｌ２　）との間でデータ伝送するかを決
定する。両方向性スイッチは典型的、には０ＭＯ８設計
の伝送ゲートまたはＮＭＯ８設計のパストランジスタで
ある。そのような両方向性スイッチはよく知られており
、それについて多くの従来技術が存在する。その特定の
技術の選択はこの発明にとって重要なものではない。

第１１図はパイマルチプレクサが相互接続される通常の
方法を示している。第８図のものと同様なモジュールが
５個この実施例では接続されている。各モジュール９１
乃至９５は第８図のものと同様な両方向性スイッチを備
えている。線Ｂ　（Ｎ。

Ｌｌ）を辿るとそれは５ｆｌｉのパイマルチプレクサを
横切っている。線Ｂ　（Ｎ、　Ｌｌ　）は各パイマルチ
プレクサに対して異なった入力として接続されている。

すなわち線Ｂ　（Ｎ、　Ｌｌ　）はパイマルチプレクサ
モジュール９１に対しては入力Ｅに、パイマルチプレク
サモジュール９２に対しては入力りに、パイマルチプレ
クサモジュール９３対しては入力Ｃに、パイマルチプレ
クサモジュール９４に対しては入力Ｂに、パイマルチプ
レクサモジュール９５に対しては入力Ａに接続されてい
る。

したがって線Ｂ　（Ｎ＋２　、　Ｌ２　）乃至線Ｂ（Ｎ
−２、Ｌ２　）の任意の一つが線Ｂ　（Ｎ、　Ｌｌ　）
に接続できる。したがって付勢されるべき制御線は１ビ
ットプロセッサおよびその１ビットプロセッサが使用さ
れている線の相対的位置に依存している。それ故パイマ
ルチプレクサが故障のセルをバイパスして故障の線を避
けるように使用することができる。何本の線を１ビット
プロセッサに接続するかの選択は隣接゛する１ピツドブ
、ロセツサの中の何個が故障することが予測されるかに
よる。

これは使用される設計および製造技術によって決定され
る。第９図に示した設計では２個の隣接する１ビットプ
ロセッサが故障してもよい。しかし、これはパイマルチ
プレクサに対する入力数を変更することによって変える
ことができる。例えば、モジュールが第２図のような共
通バスに接続されるとき、故障した１ビットプロセッサ
によるシステムの再形成の量を最少のものとすることが
できる。このために故障のものを有するチップに対する
線の切替えを局所化しなければなない。これはモジュー
ルの製造後診断または試験ルーチンによって行なうこと
ができる。特定のチップ構造における良好な１ビットプ
ロセッサは例えば第１１図を参照にして説明するように
１以上の故障の１ビットプロセッサを回って到達されな
ければならない。故障したセル中のパイマルチプレクサ
は良好なセルを妨害しないようにオフにされる。

第９図は制御論理装置を示している。パイマルチプレク
サ中の伝送゛ゲートの選択はレジスタ１００によって行
われ、このレジスタ１ｏｏは制御Ｂ：＋２．＋１．　十
〇、−１，−２として示された５個の出力を有している
。これら５個の出力は第８図に示したパイマルチプレク
サモジュールに対する制御入力である。レジスタ１００
はプログラム可能な論理アレイ（ＰＬＡ）１０１および
１０２から制−命令を受信し、これらのプログラム可能
な論理アレイはそれぞれデータバス命令およびセル選択
命令を解読する。全てのセルは同様にデータバス命令を
解読するが、各セルは初期化のために特有の選択符号を
有している。レジスタ１００はマスターリセット線１０
２およびレジスタ選択線１０３に結合されている。した
がってシステムが再形成されるべきとき、レジスタ１０
０のような全ての選択レジスタはマスターリセットによ
ってクリアされる。

このモードにおいて、全ての１ビットプロセッサはバッ
ファ／受信ａｍから遮断されて故障した１ビットプロセ
ッサがその近傍に対して妨害を与えることがないように
する。計算に必要、とぎれる各１ビットプロセッサはそ
の接続が選択によって行われ、その選択はセル選択線を
使用し、レジスタ選択線を使用することにより選択レジ
スタ１００中に１ビツトを設定することにより行われる
。選択レジスタ１００中のビットの選択は５個のビンの
中のどの一つが特定の１ビットプロセッサに接続される
かを決定する。外部制御論理装置が１ビットプロセッサ
または接続が故障であることを決定すると、外部制御論
理装置はプロセッサに対するビンの新しい割当てを決定
する。それから外部制ｍ論理装置は影響のないプロセッ
サ中の選択レジスタを指示して所要の割当てを行なう。

したがって割当ては随意に変化されることができ、製造
作業の時だけではない。しかって予備の線の設備および
素子の処理のためのこれらの線の動的な割当ては、＾い
信頼性が必要とされるシステムおよび、または製造中に
回能に遭遇するようなシステムにおいては非常に価値が
あるものである。

レジスタ１００′中のビットは次の状態が満足されると
きに負荷される。

（１）読取り／Ｉ込みアドレスによりそれが選択される
状態。

（２）ゲート１０３による出カニネーブルが真であり、
クロックが送信される状態。

ビットの状態はデータラインによって決定される。ゲー
ト１０３からのエネーブルはセルが選択されたとき真で
あり、適当な命令がデコードされ、チップの選択は真で
ある。

第７図に示したような４個の再形成路を有するシステム
においては、次の命令が各チップの良好なセルに対する
リセット後生じる。

１、ＵＰ再形成レしスタ中の選択されたビットの設定 ２、ＤＯＷＮ再形成レジスし中の選択されたビットの設
定 ３、メモリ再形成レジスタ中の選択されたビットの設定 ４、垂直バスメモリ再形成レジスタ中の選択されたビッ
トの設定 単一の線の故障のとき、影響のあるセル中の再形成レジ
スタ中のビットの設定またはクリアだけが必要である。

上記のことから決定されるように、第６図に示されたセ
ルと関連する４個のパイマルチプレクサのそれぞれはま
た第９図に示すような別々のレジスタ回路と関連してい
る。セル選択論理装置はチップ中の各セルに対して別々
の選択符号を提供するデコーダである。例えば、セルＯ
はＯとしてデコードされ、セル１は１としてデコードさ
れ、以下同様である。各チップ中の各選択レジスタの状
態は恐らくチップに依有するからチップ選択信号が必要
である。適当な制御下にシステム制御装置は各チップを
選択し、そがら各セルが選択され、さらに各レジスタが
選択され、それから適切なデータが負荷される。

第１２図は、予備の線を有してないが、１行当り１個の
予備のセルを有するパイマルチプレクサの二つの行を示
している。図は第３図に示すものと類似の相互接続を詳
細に示している。各セルは簡単化するために一つのパイ
マルチプレクサに減少されている。線よりも多い列のセ
ルが設けられている。行ＭのセルＯおよび行Ｍ＋１のセ
ル０は共に良好なセルであり、それ故各パイマルチプレ
クサの接続部Ｃはビット０を、伝送するセルに接続され
ている。行Ｍのセル１は良好なものであるが、および行
Ｍ＋１のセル１はそうではなく、したがって行Ｍ＋１の
セル２が代わりに使用される。

したがって、前者のセルはパイマルチプレクサの接続部
Ｃを使用するが後者（行Ｍ＋１のセル２）はごット１の
接続のために入方部りを使用する。

同様に行Ｍのセル２および行Ｍ＋１のセル３は信号３を
伝送するように同様に形成されている。行Ｍ＋１カセル
１は故障しており、そのためそのパイマルチプレクサは
全ての線から遮断されており、行Ｍのセル４のパイマル
チプレクサも同様であり、それはそのセルは使用されな
いからである。

第１３図は１本の予備線を有するが予備のセルを有しな
いセルの２行を示している。図は第４図に示すものと類
似の相互接続を詳細に示している。

行ＭのセルＯおよび行Ｍ＋１のセルＯならびに線Ｏは共
に良好であり、それ故両方のセルのパイマルチプレクサ
の接続部Ｃが使用される。線１は故障のものであり、そ
のため残りのセルは１本の線だけ左にシフトされなけれ
ばならない。すなわち行Ｍのセル１のパイマルチプレク
サの接続部りおよび行Ｍ＋１のセル１のパイマルチプレ
クサの接続部Ｂが使用される。

第１４図は各行に１本の予備線を有するが１個の予備セ
ルとを有す−るセルの２行を示している。

図は第５図に示すものと類似の相互接続を詳細に示して
いる。行ＭのセルＯおよび行Ｍ＋１のセル０ならびに線
０は全て良好であり、そ−れ故パイマルチプレクサの接
続部Ｃが使用される。線１は故障のものであり、そのた
め行Ｍのセル１および行Ｍ＋１のセル１は１本の線だけ
左の線２にシフトされなければならない。行Ｍのセル１
のパイマルチプレクサの入力部りおよび行Ｍ＋１のセル
１のパイマルチプレクサの入力部Ｂが使用される。行Ｍ
＋１のセル２は故障のものであり、そのため行Ｍのセル
２は線３を使用して行Ｍ＋１のセル３に接続される。行
Ｍのセル３は故障のものであり、そのため行Ｍのセル４
は［１４を使用して行Ｍ＋１のセル４に接続される。両
者はパイマルチプレクサの入力部Ｃを使用する。

第１５図はそれぞれ並列に接続された５ｍのセルの３行
を示している。予備線および予備セルが設けられている
。全てのセルは良好であり、４ビツトワードの大きさが
使用されるものと過程する。

またバスせんの一つ、ビットＮ＋２が故障であるとする
。前の各図に示したような直列ではなく、行は並列に通
信するから全ての行がセルに対するバス線の再割当てを
しなければならない。各行におけるセルＮ−２，Ｎ−１
およびＮはそれぞれバスの線Ｎ−２，Ｎ−１およびＮに
アクセスするためにパイマルチプレクサ入力部Ｃを使用
する。しかしながらバス線Ｎ＋１は故障であり、そのた
めその信号はバスＩＩＮ＋２に再割当てされる。それ故
各行におけるセルＮ＋１はバス線Ｎ＋２にアクセスする
ためにパイマルチプレクサ入力部Ｂを使用する。

第１６図はこの発明によるアレイ再形成装置の動作をよ
く理解するためにシステムブロック図を示している。図
には２個のモジュールＡおよびＢが示されている。各モ
ジュールは１６個のアクチブセルを含むように構成され
たアレイチップであってよい。各アレイの各セルは第７
図に示したようなパイマルチプレクサと共同して動作す
る。

第１６図のシステム制御装置２００は第１７図にさらに
詳細に示されている。アレイからの垂直バスの２０本の
線の中の１６本は２０ビツトアレイバスと１６ピツトシ
ステム制御装置バスとの間の変換のためにアレイチップ
を介して接続されており、それ故データはアレイとの間
で転送される。システム制御装置は１個のアレイチップ
ではなく通常の部品で構成され、それ故アレイ中の故障
に耐える部分に直接インターフェイスすることはできな
いものとする。さらにアレイチップの機能の一つとして
各種パイマルチプレクサを、介してＵＰおよびＤＯＷＮ
ビン間の流通接続を提供することがあると仮定する。

システム制御装置はベクトル加゛算、ベクトル減算のよ
うな並列処理に共通の命令を出力する。データ処理はア
レイ中で行われる。

再形成論理装置を制御するための特別の命令が゛　追加
されている。これらの命令は次のようなものである。

（１）チップ選択 （２）セル選択 （３）再形成レジスタ選択 （４）再形成設定 （５）再形成りリア 動作は第９図のパイマルチプレクサ制御論理装置に従−
ウて説明する。

システム制御装置からアレイモジュールへ導かれた命令
バスは命令デコードおよび実行論理装置の一部であり、
この論理装置は典型的にはＲＯＭと、ＡＭＤ２９１０の
ようなマイクロプログラムシーケンサ−である。通常実
用されているように、組立て言語はＲＯＭ中およびＲＡ
Ｍ中に蓄積されてよい。　　　　　　　　　　　　　　
゛　′各アレイチツプはアレイＡの２０１、アレイＢの
２０２のような自分のメモリと共同して動作する。

ＡおよびＢのような各アレイチップはフェアチャイルド
・セントリー・モデル２９チツプテスターのような通常
のテスターを使用して試験される。誤ったデータはそれ
らのアレイチップと共同して動作するシステム制御装置
に送信するために褒状にされる。

例えばアレイチップＡは４個の悪い１ビットプロセッサ
を有していてもよい。この情報はシステムが製造される
ときにシステム制御装置中の不揮発性メモリ中に負荷さ
れる。システム制ｍ＋装置２００は完成したプロセッサ
モジュールのための配線パターンをそこに蓄積している
。選定専用モジュールは別として、試験方法はまた個々
のアレイチップＡ、８間の線に関する動作できない接続
を決定し、その一つは第１７図に示されている。

システム制御装置２００は本質的にはプログラムυ１１
１１下のコンピュータであり、そのプログラムの構成方
法については次に説明する。

全てのチップ上の全ての悪い線の位置は知られており、
通常の試験方法によって発見される。全てのアレイチッ
プおよび全てのバスに対する良好な線への良好なセルの
われり−あてがそれから発見される。次のような要求が
このシステム中で使用されるアレイチップに課せられる
。

（１）各アレイチップ上の悪いセルの位置は知られてい
る。これは通常の試験技術で各アレイチップを試験する
ことにより行われる。

（２）悪いパッド駆動装置は存在しない。

（３）少なくとも１６個以上の良好なセルがあり、チッ
プ当り２個より多くの隣接する悪いセルはない。

アレイチップが試験されるとき、これらはチップを受入
れるための唯一の！！準である。

一度上記の情報が確認されたならば、問題解決のために
次のような永久的データ構造が必要になる。こので−た
構造はシステム制御装置のメモリ中に伴われることがで
きる。したがって、各アレ。

イチップにたいして２０の記録のアレイが必要になる。

セル当り１個の記録があり、各記録はセル状態、すなわ
ちセルが良好であるか悪いものであるか、セルのアクチ
ビティ、すなわちセルがオンであるかオフであるか、お
よび例えば−２，−１゜０、＋１．＋２のような相対的
ビンの割当て、遮断のような状態を含んでいる。

このビンの割当ては特定のセルが接続されている各バス
に対するものである。各アレイチップ対間の垂直バス、
メモリバス、ＵＰおよびＤＯＷＮバスである各２０ビツ
トバスに対して、２０の記録アレイが必要なだけであり
、バスの１ビット当り１記録であり、そこに各記録は良
好、故障または未知のようなバスの状態および使用され
たか、使用されていないか、または阻止されているかの
ようなバスの利用性が含まれる。

一度上記の情報が策定され、蓄積されるとその過程は次
のようになる。まず最初に行なうことは一組のセルなら
びに一組の線が選択され、そのため全てのアレイチツプ
が垂直バスに接続されることができる。選択過程につい
てはこの説明の後に説明する。

垂直バスは全てのアレイチップに共通であるから、単一
の点の故障はそのチップの全てに影響を与える。それ故
このバスは恐らく動作される可能性は最少である。上記
の後選択された垂直バスせんをそれに接続された全ての
アレイチップのセルに割当てる。再形成設定および再形
成りリア命令はこの目的に使用される。

次のステップは制御装置から全てのアレイチップにデー
タを負荷することによって垂直バスを試験することであ
る。このデータはそれから一〇づつアレイチップから制
御装置へ読み出されて戻される。１験データは０．１．
０．１・・・および１゜０．１．０のような各パターン
を含んでいる。これらのパターンは設置への短絡、電源
解放または隣接間の短絡に対する試験の補助となる。

制御装置は上述のような、アレイチップからデータを読
み出す機能を行ない、それから制ｍ＋装置は診断ルーチ
ンによって垂直バスの故障位置を決定する。共通の故障
は全てのアレイチップに影響し、一方単一チツブに対す
る開路はそのチップだけに影響する。この情報は全ての
発見された故障の位置によって垂直バス記録を更新する
のに使用される。もしも故障が発見されれば、上記のよ
うな過程が最初のスツプから続けられる。

垂直バスの故障位置の決定後、１対の隣接するアレイチ
ップ間のＵＰ／ＤＯＷＮ接続を設定する。

−組の線ならびに一組のセルが選択され、それは説明し
た方法で選択される。それからセルは再形成りリアおよ
び再形成設定命令を使用して割当てられる。このステッ
プの後、垂直バスからのデータが制御装置から一つのチ
ップに負荷され、そこからＵＰから読み出されて制御装
置へ送り戻される他のものへ転送される。伝送は二重チ
ェックとして反復され、制御装置から出力される前記の
試験パターンによって評価される。

次に任意のＬＪＰ／ＤＯＷＮ故障の位置が決定され、デ
ータがメモリ中で更新される。エラーがそなざいずれば
、ＵＰ／ＤＯＷＮ接続が決定されるステップに戻る。他
方法の試験していない対に対してＵＰ／ＤＯＷＮ接続が
それから決定される。

メモリは予めテストされている。データはシステム制御
装置から各アレイチップへ伝送され、それからメモリへ
伝送される。そのブＯセスはデータがメモリによって適
切に受信されていることを確認するために反復される。

もしもエラーが存在すれば、新しいピン割当てが計算さ
れる。

これらが全て行われた後、もしも全ての接続が形成され
ているならばシステムは動作状態になる。

そうでなければシステムを動作できるようにするために
は１以上のチップが置換され、或いは１以上の線が修繕
されなければならない。

上述のことに関連して、上記過程は良好な線および良好
なセルを選択し、垂直バスに対して正常の接続を形成し
、一方垂直バスの故障の位置なびに何等かのＵＰ／ＤＯ
ＷＮ接続が困難であることを設定する。これに関してそ
の場合セルは再形成りリアおよび再形成設定命令を使用
して線を割当てられる。

上記のように、選択過程は一つのセルおよび線を選択す
るときに使用され、それ故アレイチップは垂直バスに接
続されることができる。選択過程はまた一組のセルおよ
び線が選択されて隣接するアレイチップ対との間にＵＰ
／ＤＯＷＮ接続が設定されるときに使用される。この過
程は次のようなものである。

本質的には、この過程はセルの線への割当てにより行わ
れる。最初にすることは、第１８図に示すような一時的
なデータ構造であるチャートがモデル化されることであ
る。各バスに対して別々めチャートが使用される。この
例は垂直バスに対するものである。セル番号はＸディメ
ンションで示され、Ｙ番号はＹディメンションで示され
ている。

簡単にするために図では１０個のセルと１０個の線が示
されているが、実際のチップに対応して任意の数が使用
できる。セルの線割当て表は第１８図に示されている。

線の状態は第１８図に線の番号と共に示され、故障は文
字Ｘで示されている。

セルの状態は第１８図にセルの番号と共に示され、チッ
プと共に各セルに対、Ｆて多数の列がある。

簡単にするために３個のチップが示されており、悪いセ
ルは文字Ｘで示され良好なセルは十で示されている。そ
れに接続される各線を示すために各チップの各良好なセ
ルに対してａ＋が記載されている。他のスペースはブラ
ンクのままである。この例は全部で５個の到達を過程し
ている。セルＮは線Ｎ＋２．Ｎ＋１．Ｎ＋Ｏ，Ｎ−１，
Ｎ−２に接続できる。負の線番号および線の数に等しい
かそれより多い線番号は物理的にないものであり、無意
味である。したがって３（端部の）乃至５の＋は各良好
なセルに対して行われる。

悪い線への全ての電位接続を通して水平線が引かれてお
り、それ故これらのセル／線割当ては使用されない。

多くの線が必要であり、この例では８・′で・偽る０か
ら始まる各線Ｎに対して、それに接続される各チップの
良好なセルの最低の番号の、利用できるセルが一時的に
選択される。もしも故障の組合わせのために全てのチッ
プが線に接続できないならば、その線に゛阻止゛′のマ
ークをして次の線に移動する。全てのチップが線に接続
されると、＋”のまわりに円を描き割当てを形成し、そ
のセルの全ての可能な割当てを通って垂直線を引き、そ
のためそのセルは他の接続に対して利用できなくなる。

使用される良好なセルは“オン”がマークされ、使用さ
れない良好なセルは“°オフ”がマークされる（簡単に
するために示されていない）。もしも必要な線の数より
も少ない線しか接続できないならば、その場合にはその
システムは充分に構成されることはできないものであり
、エラーが表示される。

前記の接続を形成することによってシステム制ｍ装置が
機能プロセッサを設定した後、このプロセッサは回路が
適切に動作することを保証するために試験される。もし
も動作が故障であれば、追加のセルが多分製造時から故
障していたものである。

診断は故障のセルを分離するために行われる。

これらのセルの識別値が現在ある故障セルのリストに追
加され、追加の予備セルを使用して別の構成が形成され
る。所定のアレイチップ中に利用できる予備セルがない
ときには、システムは自動的に修復されることはできな
い。したがってシステム制御装置は全ての故障セルおよ
び故障線があることを知り、故障セルおよび故障線をバ
イパスすることによって動作可能なプロセッサプロセッ
サ構造を構成する。

このように、上述の過程および命令によって、故障の線
を有し、例えば２５％の故障部品および故障線を有する
ＶＬＳＩ＊積回路チップを備えた回路板を利用すること
が可能になる。これらのチップは効果的なシステム形態
を形成するために使用することができる。このシステム
の動作は並列プロセッサまたは他の高度に規則性を有す
る構成の場合に特に適したものである。前記のような各
データ線はバッファ／受信装置と共同して動作し、この
バッファ／受信装置は２方向にデータを流通させること
のできるパイマルチプレクサ装置と共同して動作する。

このようにして上述したように予備の線と予備の部品と
を使用することによって、およびこれらの線の動的な割
当てを使用することによって、構造が複雑で信頼性が低
い場合であっても非常に高い信頼性を得ることが可能に
なる。

【図面の簡単な説明】

第１因はこの発明の１実施例の予備線を使用するモジュ
ールの直列接続を示した簡単なブロック図であり、第２
図はこの発明の１実施例の予備線を使用する共通バス上
に連結された多数のモジュールの並列接続を示した簡単
なブロック図であり、第３図は悪いセルの周囲のアレイ
再形成の簡単なブロック図であり、第４図は悪いセルの
周囲のアレイ再形成の簡単なブロック図であり、第５図
は悪いセルおよび悪い線の周囲のアレイ再形成の簡単な
ブロック図であり、第６図はこの発明による１ビットプ
ロセッサの詳細なブロック図であり、第７図はこの発明
で使用するアレイチップの簡単なブロック図であり、第
７Ａ図は共通制御装置の簡単なブロック図であり、第８
図はこの発明で使用する両方向性マルチプレクサすなわ
ちパイマルチプレクサのブロック図であり、第９図はパ
イマルチプレクサ用の制ｍ＋論理装置のブロック図であ
り、第１０図はこの発明で使用するバッファ／受信装置
の回路図であり、第１１図はこの発明で使用する複数の
パイマルチプレクサを示すブロック図であり、第１２図
は故障のセルをバイパスするために接続された複数のパ
イマルチプレクサを示すブロック図であり、第１３図は
故障の線をバイパスするために接続された複数のパイマ
ルチプレクサを示すブロック図であり、第１４図は故障
のセルおよび線をバイパスするように動作する複数のパ
イマルチプレクサを示すブロック図であり、第１５図は
故障のセルおよび線をバイパスするように動−作する並
列形態で配置された複数のパイマルチプレクサまたはセ
ルを示すブロック図であり、第１６図は連想ブＯセッサ
アレイの動作をするシステムを示すブロック図であり、
第１７図はシステム１ｌＪｔｌｌ装置のブロック図であ
り、第１８図はセル／ビン割当てを示す図である。 １０、２０．３０．２１．２２．・・・モジュール、３
１〜３８゜４１〜４９・・・線、６０〜６３・・・バッ
ファ／受信装置、６５・・・パイマルチプレクサ、６６
・・・ｌｌ１１御装置。 出願人代理人　弁理士　静圧　武彦 ”　　　　　　　ＩＩ ＦＩＧ、　６ ＦＩＧ、　３ ：　７　　　６　　　　Ｘ　　　　５　　　４　　　３
　　　２　　　１　　０ＦＩＧ、　４ ニア　　　　６　　　５　　　４　　　３　　　２　　
　１０ＦＩＧ、　５ ＦＩＧ、　８ 頃Ｎ、Ｌ２１

Claims (22)

【特許請求の範囲】
1. （１）行に配列された異なつた論理回路のアレイを含み
   、各行は両方向性データラインにより他の行中のＮ個の
   同一の回路に接続するためのＮ個の同一の回路から構成
   され、動作アレイを構成するためにＸを故障プラス未使
   用の予備の数として次の行中にＮ−Ｘの演算回路が必要
   であり、Ｎ−Ｘのデータラインによつて行われる前記接
   続はＮより小さい正の整数であり、Ｎ−Ｘは前記行間に
   結合されるべきデータビットの数である大規模集積回路
   の再形成に使用されるアレイ再形成装置において、 前記各行のそれぞれにおいてＮ−Ｘの演算回路を選択す
   る動作を行なう第１の手段と、 前記行を相互に接続するためにＮ−Ｘの演算前記第１お
   よび第２の手段の選択に応答して前記各行における選択
   されたＮ−Ｘの演算回路を前記選択されたＮ−Ｘのデー
   タラインを介して互いに接続して行から行へ前記Ｎ−Ｘ
   ビットの両方向の伝送を可能にする制御手段とを具備し
   ていることを特徴とするアレイ再形成装置。
2. （２）前記制御手段は、前記関係するラインが両方向に
   データを結合することができるようにする別々のデータ
   ラインに結合されたそれぞれ別々の複数の両方向性バッ
   ファ／受信装置を備え、それらのバッファ／受信装置は
   それぞれ入力および出力を有し、その入力は前記データ
   ラインに結合されており、 所定数の両方向性マルチプレクサ手段は前記ターミナル
   間で両方向データ伝送が可能な入力および出力ターミナ
   ルを有し、前記各両方向性マルチプレクサ手段は前記所
   定数の一つを選択する制御ターミナルを有し、前記両方
   向性マルチプレクサ手段の前記入力ターミナルは共に結
   合されて関連するバッファ／受信装置の出力ターミナル
   に接続され、前記両方向性マルチプレクサ手段の前記出
   力ターミナルはそれぞれ別々に関連するデータラインに
   結合接続され、 前記両方向性マルチプレクサ手段の前記制御ターミナル
   に結合されて前記所定数の両方向性マルチプレクサ手段
   の任意の一つを選択し、それによつて前記各行における
   選択された関連する回路間の前記関連するデータライン
   を指示する制御論理手段とを具備している特許請求の範
   囲第１項記載のアレイ再形成装置。
3. （３）前記制御論理手段は、前記両方向性マルチプレク
   サ手段の任意の一つを選択するための所定数の出力の任
   意の一つを出力することのできるレジスタと、このレジ
   スタに結合されて前記出力の任意の一つを選択するデコ
   ーダ手段とを具備し、このデコーダ手段は前記レジスタ
   にアクセスするために前記制御論理手段からの信号に応
   答する特許請求の範囲第２項記載のアレイ再形成装置。
4. （４）異なつた論理回路のアレイを含み、このアレイの
   各回路はアレイ中の他の回路構造に結合するための入力
   および出力データラインを有する各アレイ中の前記複数
   の回路構造により演算動作を行なう複数の同一の回路構
   造から構成され、所定数Ｎの同一の回路構造が動作アレ
   イを構成するために必要とされ、所定数のデータライン
   が前記アレイ内の前記構造を結合するために必要とされ
   、そのため過剰のＸのデータラインを有するＭ個の過剰
   な同一の回路構造を各構造が具備し、ＭおよびＸは整数
   であつて、集積回路技術により前記アレイを製造すると
   きの信頼性に従って選択される大規模集積回路システム
   の再形成に使用されるアレイ再形成装置において、 前記関係するラインがデータを受信および送信すること
   ができるようにする別々の入力および出力データライン
   に結合されたそれぞれ別々の複数の両方向性バッファ／
   受信装置と、 前記ターミナル間で両方向データ伝送が可能な入力およ
   びでるターミナルを有する所定数の両方向性マルチプレ
   クサ手段と、 前記両方向性マルチプレクサ手段の前記制御ターミナル
   に結合されて前記所定数の両方向性マルチプレクサ手段
   の任意の一つを選択し、それによつて前記関連するデー
   タラインを前記関連する過剰のデータラインの任意の一
   つに導く制御論理手段とを具備し、 前記両方向性バッファ／受信装置はそれぞれ入力および
   出力ターミナルを有し、その入力ターミナルは前記デー
   タラインに結合されており、前記両方向性マルチプレク
   サ手段はそれぞれ前記所定数の一つを選択する制御ター
   ミナルを有し、前記両方向性マルチプレクサ手段の前記
   入力ターミナルは共に結合されて関連するバッファ／受
   信装置の出力ターミナルに接続され、前記両方向性マル
   チプレクサ手段の前記出力ターミナルはそれぞれ別々に
   関連するデータラインに結合接続され、 それによつて前記過剰のデータラインが選択されたとき
   にデータを選択された前記他の同一の回路構造に伝送で
   きることを特徴とするアレイ再形成装置。
5. （５）前記アレイは連想プロセッサアレイであり、前記
   同一の回路構造のそれぞれは１ビットプロセッサである
   特許請求の範囲第４項記載のアレイ再形成装置。
6. （６）前記アレイ中の前記同一の回路構造のそれぞれの
   動作能力を表わすデータをそこに蓄積するために前記連
   想プロセッサアレイのそれぞれに結合されてＮ＋Ｍの回
   路構造のいずれのものが故障であるかを示す手段と、前
   記制御論理手段中に含まれて前記余分のデータラインに
   他の回路構造を接続することによりで前記故障の回路構
   造をバイパスする手段とを具備している特許請求の範囲
   第５項記載のアレイ再形成装置。
7. （７）前記両方向性マルチプレクサ手段の所定数はＸ＋
   １に等しく、したがつて予備のデータラインが４本であ
   れば両方向性マルチプレクサ手段の数は５に等しい特許
   請求の範囲第４項記載のアレイ再形成装置。
8. （８）前記論理手段は前記同一回路構造のそれぞれの動
   作容量を示すデータを蓄積するように動作するメモリを
   備え、そのデータによつて動作アレイを形成するために
   前記過剰のデータラインに前記回路構造を結合するよう
   に動作することを前記制御論理手段に行なわせる動作が
   行われなくされる特許請求の範囲第４項記載のアレイ再
   形成装置。
9. （９）前記両方向性マルチプレクサ手段はＸ＋１個の両
   方向性スイッチを備え、それら各スイッチは入力および
   出力端子を具備し、その入力端子は共に接続され、Ｘ個
   のスイッチの出力端子はそれぞれ前記予備のデータライ
   ンの一つに別々に接続され、残りのスイッチのの出力端
   子はシステムデータラインに接続され、このシステムデ
   ータラインは前記スイッチの任意の別のものを介して再
   びルート決定が可能である特許請求の範囲第７項記載の
   アレイ再形成装置。
10. （１０）前記バッファ／受信装置は入力が入力データラ
    インに結合され出力が出力データラインに結合された第
    １の増幅器と、この第１の増幅器と並列に接続され入力
    が前記出力データラインに結合され出力が前記入力デー
    タラインに結合された第２の増幅器、この第２の増幅器
    の出力に結合されて開く路されたデータ導線を示す前記
    増幅器の出力において所定の論理レベルを出力する抵抗
    とを具備している特許請求の範囲第４項記載のアレイ再
    形成装置。
11. （１１）前記制御論理手段は前記両方向性マルチプレク
    サ手段の任意の一つを選択するため前記出力の所定数の
    任意のものを提供できるレジスタ手段と、前記出力の任
    意のものを選択するためにこのレジスタ手段に結合され
    てこのレジスタ手段にアクセスするための前記制御論理
    手段からの制御信号に応答するデコーダ手段とを具備し
    ている特許請求の範囲第４項記載のアレイ再形成装置。
12. （１２）前記レジスタ手段はＸ＋１の出力を出力する特
    許請求の範囲第１１項記載のアレイ再形成装置。
13. （１３）異なつた論理回路のアレイを含む形式の大規模
    集積回路の再形成方法であつて、前記フレイ回路のそれ
    ぞれは、所定の演算動作を行なうために必要な複数の同
    一の回路構造を具備し、各アレイ中の各回路構造は前記
    アレイ中の他の回路構造に結合するための入力および出
    力データラインを備え、さらに前記同一の回路構造の数
    Ｎは動作アレイを形成するために必要であり、データラ
    インの所定数Ｍは前記アレイ内の前記構造を結合するた
    めに必要である論理回路のアレイを含む形式の大規模集
    積回路システムの再形成方法において、 ＸをＮよりも小さい正の整数としてＮ＋Ｘの回路構造に
    よつて各アレイを構成し、 データラインがＭ＋Ｙに等しくなるようにＹの追加のデ
    ータラインを含んで前記アレイを形成し、 前記各アレイ中のＮ個の動作可能な回路構造を選択し、 前記各アレイ中のＭ個の動作可能なデータラインを選択
    し、 Ｎ個の選択された回路構造を前記Ｍ個の選択されたデー
    タラインに接続して動作アレイを形成することを特徴と
    する大規模集積回路システムの再形成方法。
14. （１４）前記大規模集積回路は連想プロセッサであり、
    前記アレイ回路のそれぞれはＮ個の同一のプロセッサ装
    置を具備し、各プロセッサ装置はＭ＋Ｙのデータライン
    と関連している特許請求の範囲第１３項記載の方法。
15. （１５）いずれが動作可能であり、いずれが動作可能で
    ないかを決定するために、前記回路構造のそれぞれの動
    作能力を示すデータを蓄積する段階を含んでいる特許請
    求の範囲第１３項記載の方法。
16. （１６）いずれが動作可能であり、いずれが動作可能で
    ないかを決定するために、前記データラインのそれぞれ
    の動作能力を示すデータを蓄積する段階を含んでいる特
    許請求の範囲第１５項記載の方法。
17. （１７）前記回路構造を選択する段階が前記蓄積された
    データに従って実行される特許請求の範囲第１５項記載
    の方法。
18. （１８）前記データラインを選択する段階が前記蓄積さ
    れたデータに従って実行される特許請求の範囲第１６項
    記載の方法。
19. （１９）前記データをメモリに蓄積する特許請求の範囲
    第１５項記載の方法。
20. （２０）前記蓄積されたデータを前記回路構造を選択す
    るためコンピュータと関連する中央メモリに転送する段
    階を含んでいる特許請求の範囲第１５項記載の方法。
21. （２１）前記蓄積されたデータを前記データラインを選
    択するためコンピュータと関連する中央メモリに転送す
    る段階を含んでいる特許請求の範囲第１６項記載の方法
    。
22. （２２）前記予備のデータラインを両方向性マルチプレ
    クサに接続して選択されるべき前記予備のデータライン
    の任意のものを動作可能な状態にする特許請求の範囲第
    １３項記載の方法。