JPS58124266A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58124266A JPS58124266A JP57008151A JP815182A JPS58124266A JP S58124266 A JPS58124266 A JP S58124266A JP 57008151 A JP57008151 A JP 57008151A JP 815182 A JP815182 A JP 815182A JP S58124266 A JPS58124266 A JP S58124266A
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- JP
- Japan
- Prior art keywords
- circuit
- defect
- blocks
- probability
- defects
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に一チップ上におい
である機能を有する回路ブロックを配線で接続して構成
した集積回路に関する。
である機能を有する回路ブロックを配線で接続して構成
した集積回路に関する。
従来、かかる集積回路の代表として第１図にブロック図
を示すマイクロ・コンピュータがある。
を示すマイクロ・コンピュータがある。
このマイクロ・コンビエータは、プログラムメモリとし
てのＲＯＭＩと、そのアドレス指定回路としてのプログ
ラム・カウンタ２、データメモリとしてのＲＯＭ３とレ
ジスタ４やＡＬＵ ５ 、 Ｉｌｏ ６等がデータ・バ
ス７を介して接続されている。このうち、能動素子で構
成されるＲＯＭ、ＲＡＭ、ＡＬＵ。
てのＲＯＭＩと、そのアドレス指定回路としてのプログ
ラム・カウンタ２、データメモリとしてのＲＯＭ３とレ
ジスタ４やＡＬＵ ５ 、 Ｉｌｏ ６等がデータ・バ
ス７を介して接続されている。このうち、能動素子で構
成されるＲＯＭ、ＲＡＭ、ＡＬＵ。
工１０．プログラム・カウンタおよびレジスタ等の能動
領域と能動素子を含まないデータ・バス等の配線領域と
を比較すると、配線領域の占有面積がペレット面積の半
分以上を占めるという特徴がある。又、マイクロ・コン
ピュータを構成する各ブロックが欠陥を含まない確率は
集積密度の関数となり、同一面積で比較すると Ｐ（ＲＯＭ、ＲＡＭ）＜Ｐ（ランダム回路）くＰ（配線
）となる。ここでランダム回路にはＡＬＵ、Ｉρ。
領域と能動素子を含まないデータ・バス等の配線領域と
を比較すると、配線領域の占有面積がペレット面積の半
分以上を占めるという特徴がある。又、マイクロ・コン
ピュータを構成する各ブロックが欠陥を含まない確率は
集積密度の関数となり、同一面積で比較すると Ｐ（ＲＯＭ、ＲＡＭ）＜Ｐ（ランダム回路）くＰ（配線
）となる。ここでランダム回路にはＡＬＵ、Ｉρ。
プログラム・カウンタ、レジスタ等を含めている。
一般にブロックが致命的な欠陥金倉まない確率はＮＡ
Ｐ（ＮＡ）＝ｅ で表わされる。
ここで、Ｎは単位面積当りの致命的な欠陥の数であり、
ＡＦｉブｐツクの占有面積である。
ＡＦｉブｐツクの占有面積である。
第２図にマイクロ・コンピュータを構成スるブロックの
欠陥を含まない確率を求めた。マイクロコンピュータが
欠陥を含まない確率Ｐ （ＲＵＭ ｎＦｔＡＭ ｎラン
ダムｎ配線）は各ブロックの占有面積が太きければ極め
て小さく、良品はほとんどとれない。そこで欠陥を含ま
ない確率を高める必要が生じる。
欠陥を含まない確率を求めた。マイクロコンピュータが
欠陥を含まない確率Ｐ （ＲＵＭ ｎＦｔＡＭ ｎラン
ダムｎ配線）は各ブロックの占有面積が太きければ極め
て小さく、良品はほとんどとれない。そこで欠陥を含ま
ない確率を高める必要が生じる。
一般にＬＳＩやＶＬＳＩでは配線領域の占有面積が大部
分であり、能動素子で構成されるブロックの占有面積は
小さい。さらにＲ，ＯＭ、ＲＡＭ等の高密度のブロック
とランダム回路の様に密度の低いブロックでは単位面積
当りの致命的欠陥数も違っており、ＲＯＭ、ＲＡＭの方
が欠陥密度が極めて高い。このようにベレット面積は配
線領域が支配的であるため、チップ自体が歩留りよく製
造できるか否かはＲＯＭ、ＲＡＭおよびランダム回路の
一部分で決まる事になる。
分であり、能動素子で構成されるブロックの占有面積は
小さい。さらにＲ，ＯＭ、ＲＡＭ等の高密度のブロック
とランダム回路の様に密度の低いブロックでは単位面積
当りの致命的欠陥数も違っており、ＲＯＭ、ＲＡＭの方
が欠陥密度が極めて高い。このようにベレット面積は配
線領域が支配的であるため、チップ自体が歩留りよく製
造できるか否かはＲＯＭ、ＲＡＭおよびランダム回路の
一部分で決まる事になる。
このような観点に立脚して従来の集積回路をみると、チ
ップ上に形成される各回路ブロックは心安最小限、即ち
各１個ずつしか設けられていない。
ップ上に形成される各回路ブロックは心安最小限、即ち
各１個ずつしか設けられていない。
これは半導体技術の進歩に伴ってパターンの微細化が可
能となり、ｌチップ上にできる限り多種類の回路や大容
量のメモＩＪ ’に設けて機能拡大金計ることに専念し
た結果といえる。このため、製造歩留りが悪く欠陥のあ
る製品は廃棄処分とせざるを得なかった。
能となり、ｌチップ上にできる限り多種類の回路や大容
量のメモＩＪ ’に設けて機能拡大金計ることに専念し
た結果といえる。このため、製造歩留りが悪く欠陥のあ
る製品は廃棄処分とせざるを得なかった。
本発明の目的は回路設計に改良を加えて歩留りを改善し
、かつ欠陥があっても廃棄することなく利用可能とした
半導体集積口Ｍ’に提供することを目的とする。
、かつ欠陥があっても廃棄することなく利用可能とした
半導体集積口Ｍ’に提供することを目的とする。
本発明は前記した観点に基づいて、致命的な欠陥全含み
やすい高密度能動素子細織からなる同一機能の回路ブロ
ックを複数個用意し、これらの特性検査を行なうことに
よって選ばれた良品回路ブロックを配線に接続して動作
に寄与させるようにしたことを特徴とする。
やすい高密度能動素子細織からなる同一機能の回路ブロ
ックを複数個用意し、これらの特性検査を行なうことに
よって選ばれた良品回路ブロックを配線に接続して動作
に寄与させるようにしたことを特徴とする。
以下に図面を参照して本発明の一実施例を説明する。第
３図はその実施例のブロック図で、マイクロコンピュー
タチップを例にとったものである。
３図はその実施例のブロック図で、マイクロコンピュー
タチップを例にとったものである。
ここでは同一機能をもったＬＯＯＭとＡＬＵとを夫々２
個用意している。こうすることによって、例えばＲＯＭ
のと■において、いずれか一方が欠陥を含まない確率は
、ＲＯＭ■が欠陥を含まない確率の２倍以上となる。従
って、高密度能動素子で形成され、占有面積が小さく、
欠陥を含まない確率が低いブロックを、敢えて複数個（
例えば２個）用意し、各ブロックに対してその選択回路
（例えばポリシリコンを用いたヒユーズ回路）を設け、
これを用いて特性検査後欠陥のないブロックを選ぶよう
にすれば、第２図に示す例では、ベレット面積を１．５
倍にするだけで歩留りを２倍以上にする事ができる。
個用意している。こうすることによって、例えばＲＯＭ
のと■において、いずれか一方が欠陥を含まない確率は
、ＲＯＭ■が欠陥を含まない確率の２倍以上となる。従
って、高密度能動素子で形成され、占有面積が小さく、
欠陥を含まない確率が低いブロックを、敢えて複数個（
例えば２個）用意し、各ブロックに対してその選択回路
（例えばポリシリコンを用いたヒユーズ回路）を設け、
これを用いて特性検査後欠陥のないブロックを選ぶよう
にすれば、第２図に示す例では、ベレット面積を１．５
倍にするだけで歩留りを２倍以上にする事ができる。
第４図にポリシリコンヒユーズを用いてＩ’（ＯＭをデ
ータバスから切り離す回路例を示す。ここでＲＯＭ■に
欠陥がある場合、電源端子ＶＤと書き込み端子Ｗの間に
１５Ｖ程度の′屯田を回加し、ポリシリコンヒユーズ８
に数十ｍＡの電流を流してこれを切断する。このように
して書き込み端子に接続してい尋電源を切り離した後、
電源端子ＶＤに外部を源を接続すると、書き込み端子Ｗ
は接地電位となり、ＲＯＭへのｔ源供給スイッチＰｌは
非導通とがる。又、Ｐ’１． ＋ Ｐ３ ｒ口２．ｎ３
から構成されるＲＯＭデータバス出力バッファは非導通
とな５− リ、Ｐ４ ＋ ’４ ＋ ’５から構成されるＲＯＭ人
力バッファも非導通となるので、ＲＯＭ■を構成する要
素は動作状態において電力を何等消費することなく、デ
ータバスより電気的に切離す事ができる。
ータバスから切り離す回路例を示す。ここでＲＯＭ■に
欠陥がある場合、電源端子ＶＤと書き込み端子Ｗの間に
１５Ｖ程度の′屯田を回加し、ポリシリコンヒユーズ８
に数十ｍＡの電流を流してこれを切断する。このように
して書き込み端子に接続してい尋電源を切り離した後、
電源端子ＶＤに外部を源を接続すると、書き込み端子Ｗ
は接地電位となり、ＲＯＭへのｔ源供給スイッチＰｌは
非導通とがる。又、Ｐ’１． ＋ Ｐ３ ｒ口２．ｎ３
から構成されるＲＯＭデータバス出力バッファは非導通
とな５− リ、Ｐ４ ＋ ’４ ＋ ’５から構成されるＲＯＭ人
力バッファも非導通となるので、ＲＯＭ■を構成する要
素は動作状態において電力を何等消費することなく、デ
ータバスより電気的に切離す事ができる。
尚、この例で示したようにＡＬＵとＲＯＭとの両方に対
して本発明を適用する以外、そのうちいずれか一方（望
ましくはＲＯ，Ｍ ）のみに適用するようにしてもよい
。又、ポリシリコンヒユーズのかわりに、トランジスタ
スイッチやダイオードスイッチを用いてもよい。
して本発明を適用する以外、そのうちいずれか一方（望
ましくはＲＯ，Ｍ ）のみに適用するようにしてもよい
。又、ポリシリコンヒユーズのかわりに、トランジスタ
スイッチやダイオードスイッチを用いてもよい。
以上はデータ・バスに各種機能ブロックが接続されてい
るマイクロコンピュータを用いて説明したが、データ・
バスが無い集積回路（特にＶＬＳＩ）においても同一機
能のブロックを２つ以上用意し、欠陥の無い機能ブロッ
クを選び出す事によりＶＬＳＩの歩留りを向上できる。
るマイクロコンピュータを用いて説明したが、データ・
バスが無い集積回路（特にＶＬＳＩ）においても同一機
能のブロックを２つ以上用意し、欠陥の無い機能ブロッ
クを選び出す事によりＶＬＳＩの歩留りを向上できる。
【図面の簡単な説明】
第１図はデータ・バスに各種機能ブロックを接続し構成
した従来のマイクロ・コンピュータのプ６− ロック図、第２には第１図に示した各種機能ブロックの
占有面積と欠陥を含まない確率との特性図、第３図は欠
陥を含まない確率が低い機能ブロックを同一ブロックで
２つ以上用意し、ポリシリコンヒユーズで欠陥の無い方
を選ぶようにした、本発明の一実施例におけるＶＬＳＩ
マイクロ・コンピュータのブロック図、第４図は本実施
例のスイッチ部分の回路図である。 ■・・・・・・ＲＯＭ、２・・・・・・プログラムカウ
ンタ、３・・・・・・ＲＡＭ、４・・・・・・レジスタ
、５・・・・・ＡＬＵ、６・・−・・・Ｉｌｏ、７・・
・・・・データバス、８・・・・・・ポリシリコンヒユ
ーズ。 ７− 第 １ 区 ランダム どＡＦＩ Ｆ？０／’Ｉ デー
ク回路 ハースＹ５肩面積 第 ？ 図 第 ３ 区
した従来のマイクロ・コンピュータのプ６− ロック図、第２には第１図に示した各種機能ブロックの
占有面積と欠陥を含まない確率との特性図、第３図は欠
陥を含まない確率が低い機能ブロックを同一ブロックで
２つ以上用意し、ポリシリコンヒユーズで欠陥の無い方
を選ぶようにした、本発明の一実施例におけるＶＬＳＩ
マイクロ・コンピュータのブロック図、第４図は本実施
例のスイッチ部分の回路図である。 ■・・・・・・ＲＯＭ、２・・・・・・プログラムカウ
ンタ、３・・・・・・ＲＡＭ、４・・・・・・レジスタ
、５・・・・・ＡＬＵ、６・・−・・・Ｉｌｏ、７・・
・・・・データバス、８・・・・・・ポリシリコンヒユ
ーズ。 ７− 第 １ 区 ランダム どＡＦＩ Ｆ？０／’Ｉ デー
ク回路 ハースＹ５肩面積 第 ？ 図 第 ３ 区
Claims (1)
- 同一基板上に同一機能をもった回路ブロックを複数個有
し、このうち欠陥の無い方の回路ブロックを選択する手
段を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008151A JPS58124266A (ja) | 1982-01-21 | 1982-01-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008151A JPS58124266A (ja) | 1982-01-21 | 1982-01-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58124266A true JPS58124266A (ja) | 1983-07-23 |
Family
ID=11685310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008151A Pending JPS58124266A (ja) | 1982-01-21 | 1982-01-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286743A (ja) * | 1985-10-02 | 1987-04-21 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 大規模集積回路で使用するのに適したアレイ再形成装置および方法 |
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
-
1982
- 1982-01-21 JP JP57008151A patent/JPS58124266A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286743A (ja) * | 1985-10-02 | 1987-04-21 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 大規模集積回路で使用するのに適したアレイ再形成装置および方法 |
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7212425B2 (en) | 1990-07-12 | 2007-05-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7336535B2 (en) | 1990-07-12 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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