JPS6286407A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS6286407A JPS6286407A JP60226416A JP22641685A JPS6286407A JP S6286407 A JPS6286407 A JP S6286407A JP 60226416 A JP60226416 A JP 60226416A JP 22641685 A JP22641685 A JP 22641685A JP S6286407 A JPS6286407 A JP S6286407A
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- JP
- Japan
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- memory
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- output
- write
- forced
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、入力信号、出力信号および内部補助リレー
を強制的にセット（ＯＮ状態）あるいはリセッ１〜（Ｏ
ＦＦ状態）した状態で動作する機能を有するプログラマ
ブル・コントローラに関する。
を強制的にセット（ＯＮ状態）あるいはリセッ１〜（Ｏ
ＦＦ状態）した状態で動作する機能を有するプログラマ
ブル・コントローラに関する。
（発明の概要）
この発明では、入出力メモリと同点数のフラグを有する
フラグメモリと、命令実行中または入力更新中の入出力
メモリへの書込みの際に、各点毎にフラグメモリの該当
フラグを参照して、入出力メモリへの書込パルスの供給
をｉＩ′ｉ１１御する書込υ制御手段とを設（Ｊ、入力
信号、出力信号および内部補助リレーを強制的にセット
あるいはリセットした状態で、動作角ｆｌｕとしたもの
である。
フラグメモリと、命令実行中または入力更新中の入出力
メモリへの書込みの際に、各点毎にフラグメモリの該当
フラグを参照して、入出力メモリへの書込パルスの供給
をｉＩ′ｉ１１御する書込υ制御手段とを設（Ｊ、入力
信号、出力信号および内部補助リレーを強制的にセット
あるいはリセットした状態で、動作角ｆｌｕとしたもの
である。
（従来技術とでの問題点）
プログラマブル・］ントローラにおいて、入出力シ１ミ
レージヨンを行ないながらニーザブ１グラムのデバッグ
を行なおうとする場合、任意の入力または出力を強１１
目的にセラ１〜またはりセラ１〜することが要求される
。
レージヨンを行ないながらニーザブ１グラムのデバッグ
を行なおうとする場合、任意の入力または出力を強１１
目的にセラ１〜またはりセラ１〜することが要求される
。
このような場合、従来のプログラマブル・］ントローラ
においては、入出力端子に千φｊ＋スイッチをそれぞれ
取り何け、これらを適宜オンオフさせることによって、
入出力を強制的にセットまたはりセラ１−させていた。
においては、入出力端子に千φｊ＋スイッチをそれぞれ
取り何け、これらを適宜オンオフさせることによって、
入出力を強制的にセットまたはりセラ１−させていた。
しかし、このような方法によると、入出力端子に複９＃
な配線を施すために、面倒繁雑な作業を必要とし、作業
能率が悪いなどの問題点があった。
な配線を施すために、面倒繁雑な作業を必要とし、作業
能率が悪いなどの問題点があった。
（発明の目的）
この発明の目的は、この種の入出力シ１ミレージヨンを
、入力または出力端子に実際に外部配線を施すことなく
行なうことができるようにしたプログラマブル・］ント
ローラを提供することにある。
、入力または出力端子に実際に外部配線を施すことなく
行なうことができるようにしたプログラマブル・］ント
ローラを提供することにある。
（発明の構成と効果）
この発明は、上記の目的を達成するために、入出力メモ
リと同熱数のフラグを有するフラグメモリと、 所定の入出力強制操作に応答して、入出力メモリの該当
箇所にセットデータまたはリセットデータを書込むとと
もに、フラグメモリの対応箇所に強制有りデータを書込
む強制開始制御手段と、命令実行中または入力更新中の
入出力メモリへの古込みの際に、各点毎にフラグメモリ
の該当フラグを参照して、入出力メモリへの書込パルス
の供給を制御する書込制御手段と、 を具備することを特徴とするものである。
リと同熱数のフラグを有するフラグメモリと、 所定の入出力強制操作に応答して、入出力メモリの該当
箇所にセットデータまたはリセットデータを書込むとと
もに、フラグメモリの対応箇所に強制有りデータを書込
む強制開始制御手段と、命令実行中または入力更新中の
入出力メモリへの古込みの際に、各点毎にフラグメモリ
の該当フラグを参照して、入出力メモリへの書込パルス
の供給を制御する書込制御手段と、 を具備することを特徴とするものである。
このような１１６成によれば、外部入力嫡子、出力端子
には何等特別なスイッチや配線を施すこと１．＾く、こ
の種の入用カシュミレーションを行なわ」することがで
きる。
には何等特別なスイッチや配線を施すこと１．＾く、こ
の種の入用カシュミレーションを行なわ」することがで
きる。
（実施例の説明）
第１図はこの発明に係わるプログラマブル・］ント日−
ラのハードウェア構成を示すブ目ツク図である。
ラのハードウェア構成を示すブ目ツク図である。
同図において、ＣＰｔＪ １ ＜まマイクロプロゼツ１
Ｊを主体として構成され、システムメモリ２に記゛圓さ
れた各種のシステムプログラムを実行刃ることにより、
プログラマブル・］］ン１−ｎ−に必要な基本的な機能
の他に、各種のシステム−サービス機能を実現ＪるＪ−
うになされている。
Ｊを主体として構成され、システムメモリ２に記゛圓さ
れた各種のシステムプログラムを実行刃ることにより、
プログラマブル・］］ン１−ｎ−に必要な基本的な機能
の他に、各種のシステム−サービス機能を実現ＪるＪ−
うになされている。
プログラマブル・］ントローラに必要な基本的な機能と
しては、周知の如く、入力回″＃Ｉ３から冑られる入力
データを、Ｉ１０メモリ４の入カニリアにｍ込む入力更
新機能、プログラムモニタに従ってコーザプログラムメ
モリから各ユーザ命令を順次読出し、１１０メモリ４の
入出力データを参照してこれを実行するとともに、その
実行結果でＩ１０メモリ４内の出力データを書替える命
令実行機能および命令実行結果で書替えられたＩ１０メ
モリ４内の出力データを、出力回路６へ転送して外部へ
送出する出力更新機能などである。
しては、周知の如く、入力回″＃Ｉ３から冑られる入力
データを、Ｉ１０メモリ４の入カニリアにｍ込む入力更
新機能、プログラムモニタに従ってコーザプログラムメ
モリから各ユーザ命令を順次読出し、１１０メモリ４の
入出力データを参照してこれを実行するとともに、その
実行結果でＩ１０メモリ４内の出力データを書替える命
令実行機能および命令実行結果で書替えられたＩ１０メ
モリ４内の出力データを、出力回路６へ転送して外部へ
送出する出力更新機能などである。
また、代表的なサービス機能としては、プログラムコン
ソール８からのキー操作に応答して、ニーザブ目グラム
メモリ５内にコーーザプログラムを書込むプログラミン
グ機能、コーグプログラムメモリ５内のユーザプログラ
ムとＩ１０メモリ４内の入出力データを参照して、ユー
ザ命令の実行状態をプログラムコンソール８の表示器に
表示させるモニタ機能などが挙げられる。
ソール８からのキー操作に応答して、ニーザブ目グラム
メモリ５内にコーーザプログラムを書込むプログラミン
グ機能、コーグプログラムメモリ５内のユーザプログラ
ムとＩ１０メモリ４内の入出力データを参照して、ユー
ザ命令の実行状態をプログラムコンソール８の表示器に
表示させるモニタ機能などが挙げられる。
ワーキングメモリ７は以上説明した各種のシステムプロ
グラムの実行に際して、演算途中結果の記憶エリア等と
して利用される。
グラムの実行に際して、演算途中結果の記憶エリア等と
して利用される。
次に、強制セラ１へ／リセットメモリ９および強制セッ
ト／リセット］ント１］−ル回路１０は、本発明に関連
して特に設けられたもので、その構成および機能につい
ては後に詳細に説明する。
ト／リセット］ント１］−ル回路１０は、本発明に関連
して特に設けられたもので、その構成および機能につい
ては後に詳細に説明する。
プログラムコンソール８１、上、プログラム書込み。
プログラムモニタ等に１７とじて使用さｔ’するもので
、そのフロントパネルには、第２図に示す如く、表示器
８１の仙に、各種のキーを有するキーボードが設けられ
ている。
、そのフロントパネルには、第２図に示す如く、表示器
８１の仙に、各種のキーを有するキーボードが設けられ
ている。
このキーボード上には、テンキー（Ｏ〜９）。
命令キー（Ｌ Ｄ 、ＡＮＤ、ＯＲ，０ｔＪＴ、ＩＮ等
）、変更キー８５．削除キー８６１書込キー８７゜読出
キー８８などの他に、特に本発明に関連して強制セラ１
〜キー８２１強制リセットキー８３および解除キー８４
がそれぞれ設けられている。
）、変更キー８５．削除キー８６１書込キー８７゜読出
キー８８などの他に、特に本発明に関連して強制セラ１
〜キー８２１強制リセットキー８３および解除キー８４
がそれぞれ設けられている。
そして、これらのキーを適宜操作することによって、特
定の入力信号、出力信号および補助リレーを強制セット
、またはリセット可能になされている。
定の入力信号、出力信号および補助リレーを強制セット
、またはリセット可能になされている。
次に第３図を参照して、強制側？ット／リセットメモリ
９および強制セット／リセット］ントｎ−ル回路１０の
構成について説明する。
９および強制セット／リセット］ントｎ−ル回路１０の
構成について説明する。
第３図において、Ｉ１０メモリ４および強制セラ１〜／
リセツトメモリ９は、それぞれこの例では１ビットＲＡ
Ｍで構成され、互いに同一のアドレス空間に配置されて
いる。
リセツトメモリ９は、それぞれこの例では１ビットＲＡ
Ｍで構成され、互いに同一のアドレス空間に配置されて
いる。
また、強制４２ツト／リセツ１ヘメモリ９のチップセレ
クト端子σＳには、ＯＲゲート９ａを介してチップセレ
クト信＠σＳ７が、またＩ１０メモリ１のチップセレク
ト端子σ３には、チップセレクト信号Ｃ８７が直接に供
給されており、このためチップセレクト信号Ｃ３７“１
−″の状態において、アドレスバス上に特定のアドレス
データを送出すると、Ｉ１０メモリ４と強制セット／リ
セツ１−メモリ９とは同一のメモリアドレスについて、
同時にアクセス可能になされている。
クト端子σＳには、ＯＲゲート９ａを介してチップセレ
クト信＠σＳ７が、またＩ１０メモリ１のチップセレク
ト端子σ３には、チップセレクト信号Ｃ８７が直接に供
給されており、このためチップセレクト信号Ｃ３７“１
−″の状態において、アドレスバス上に特定のアドレス
データを送出すると、Ｉ１０メモリ４と強制セット／リ
セツ１−メモリ９とは同一のメモリアドレスについて、
同時にアクセス可能になされている。
また、強制セット／リセットメモリ９のライ１〜パルス
端子ＷＰには、ＡＮＤゲート９ｂを介してチップセレク
ト信号σＳ９とライトパルスとが供給され、また同メモ
リのアウトイネーブル端子Ｃ「にはＯ小ルト（“１ブ′
）が供給されている。
端子ＷＰには、ＡＮＤゲート９ｂを介してチップセレク
ト信号σＳ９とライトパルスとが供給され、また同メモ
リのアウトイネーブル端子Ｃ「にはＯ小ルト（“１ブ′
）が供給されている。
このため、アドレスバスに特定のアドレスデータを送出
した状態において、チップセレクト信号Ｃ３ｓ ’“
１−″を供給し、かつライ１〜パルス端子′を供給する
ことによって、強制御？ツト／す１？ツ１〜メモリ９内
の該当するアドレスに１どツトのデータを書込可能にな
されＣいる。
した状態において、チップセレクト信号Ｃ３ｓ ’“
１−″を供給し、かつライ１〜パルス端子′を供給する
ことによって、強制御？ツト／す１？ツ１〜メモリ９内
の該当するアドレスに１どツトのデータを書込可能にな
されＣいる。
また、データ入力端子Ｄｉｎから書込まれた１ビツトの
データ１ま、ＯＦ（”（’）’″）の状態ではデータ出
力端子１） ０１１ ｔからそのまま読みだされるよう
になされている。
データ１ま、ＯＦ（”（’）’″）の状態ではデータ出
力端子１） ０１１ ｔからそのまま読みだされるよう
になされている。
次に、強制」Ｋツ１〜／リセット］ン１へロール回路１
０はライトクロック発生回路１０ａ（第４図参照）と、
強制セッｊ−／リセットメモリ９の出力データで制御さ
れ、かつライ１〜クロック発生回路１ＱａからＩ１０メ
−しり４のライ１〜パルス端子Ｗ Ｆ）へ至るライトク
ロックを供給制御するへＮＯゲート１０［）とから構成
されている。
０はライトクロック発生回路１０ａ（第４図参照）と、
強制セッｊ−／リセットメモリ９の出力データで制御さ
れ、かつライ１〜クロック発生回路１ＱａからＩ１０メ
−しり４のライ１〜パルス端子Ｗ Ｆ）へ至るライトク
ロックを供給制御するへＮＯゲート１０［）とから構成
されている。
また、ライトクロック発生回路１０ａからは、第４図の
タイムヂャ−１・に示で如く、ライトパルスから時間の
だけ遅れてライトクロックＷＣが出力されるようになさ
れている。
タイムヂャ−１・に示で如く、ライトパルスから時間の
だけ遅れてライトクロックＷＣが出力されるようになさ
れている。
従って、強制セラ１〜／リセツトメモリ９の特定のアド
レスに゛１″を記憶させておき、次いでＩ１０メモリ４
の同一アドレスについてライトパルスを供給すると、強
制セラ１〜ツトメモリ９のデータ出力端子１）Ｏｌｌｔ
の出力“１″によってＡＮＤグーｌ−１０ｂは禁ＩＦさ
れ、この結果ライトクロックＷＣはＩ１０メモリのライ
トパルス端子ＷＰに供給されず、Ｉ１０メモリ４に対す
るデータ書込みを禁することができる。
レスに゛１″を記憶させておき、次いでＩ１０メモリ４
の同一アドレスについてライトパルスを供給すると、強
制セラ１〜ツトメモリ９のデータ出力端子１）Ｏｌｌｔ
の出力“１″によってＡＮＤグーｌ−１０ｂは禁ＩＦさ
れ、この結果ライトクロックＷＣはＩ１０メモリのライ
トパルス端子ＷＰに供給されず、Ｉ１０メモリ４に対す
るデータ書込みを禁することができる。
これに対して、強制セット／リセットメモリ９の特定の
アドレスに“Ｏｗ＋を記憶させた後、Ｉ１０メモリ４の
同一アドレスについてライトパルスを供給すれば、強制
セット／リセットメモリ９のデータ出力端子Ｄｏｕｔの
出力“Ｏ″によって、ＡＮＤグー１〜１０ｂは禁止を解
かれ、ライ１へクロックＷＣが１，１０メモリ４のライ
トパルス端子ＷＰに供給されて、データの書込みが可り
肘となるのである。
アドレスに“Ｏｗ＋を記憶させた後、Ｉ１０メモリ４の
同一アドレスについてライトパルスを供給すれば、強制
セット／リセットメモリ９のデータ出力端子Ｄｏｕｔの
出力“Ｏ″によって、ＡＮＤグー１〜１０ｂは禁止を解
かれ、ライ１へクロックＷＣが１，１０メモリ４のライ
トパルス端子ＷＰに供給されて、データの書込みが可り
肘となるのである。
−〇 −
以上のハード１り丁ア構成を前提として、次にプログラ
マブル・］ン１へローラ全体の処理の流れを第５図のフ
「１−チＰ−１・を参照しながら説明する。
マブル・］ン１へローラ全体の処理の流れを第５図のフ
「１−チＰ−１・を参照しながら説明する。
電源投入イ【どにＪ、リブ「１グラムがスター１〜する
と、イニシャル処理によって各種フラグ、レジスタ等の
初期リセットを行なった後（ステップ５０１）、ユーザ
メモリのアドレスをユーザプログラムの先頭にセットし
て（ステップ５０２＞、コーザ命令の実行を開始する。
と、イニシャル処理によって各種フラグ、レジスタ等の
初期リセットを行なった後（ステップ５０１）、ユーザ
メモリのアドレスをユーザプログラムの先頭にセットし
て（ステップ５０２＞、コーザ命令の実行を開始する。
今仮に、強制セット指令１強制リセット指令がいずれも
解除されているものと仮定する。この場合、第３図に示
される強制Ｐツ１へ／リセットメモリ９の全アドレスに
は“０１１が記憶されている。
解除されているものと仮定する。この場合、第３図に示
される強制Ｐツ１へ／リセットメモリ９の全アドレスに
は“０１１が記憶されている。
このため、すべてのアドレスについて、ＡＮＤゲート１
０ｂは開状態となり、ライトクロックＷＣはそのままＩ
１０メモリ４のライトパルス端子ＷＰに供給される。
０ｂは開状態となり、ライトクロックＷＣはそのままＩ
１０メモリ４のライトパルス端子ＷＰに供給される。
この状態で１−リ”命令の実行が開始されると、ユーザ
メモリのアドレスを歩進させながら（ステップ５０６）
、そのたびに命令を読出しくステラプ５０３）、読出
された命令がＥＮＤ命令でなければ（ステップ５０４否
定）、該命令をＩ１０メモリの入出力データを参照して
実行しくステップ５０５＞、その命令実行結果で該当す
るアドレスの出力データ（補助リレーを含む）の書替え
を行イχう（ステップ５０５）。
メモリのアドレスを歩進させながら（ステップ５０６）
、そのたびに命令を読出しくステラプ５０３）、読出
された命令がＥＮＤ命令でなければ（ステップ５０４否
定）、該命令をＩ１０メモリの入出力データを参照して
実行しくステップ５０５＞、その命令実行結果で該当す
るアドレスの出力データ（補助リレーを含む）の書替え
を行イχう（ステップ５０５）。
この書替えに際しては、前述した如＜ＡＮＤゲートｉｏ
ｂは開かれているため、出力データ書替え処理は何等支
障なく行なわれる。
ｂは開かれているため、出力データ書替え処理は何等支
障なく行なわれる。
次いで、−］−ザブログラムメモリからＥＮＤ命令が読
み出されると（ステップ５０４） 、公知のＥＮＤ処理
が行なわれる（ステップ５０７）。
み出されると（ステップ５０４） 、公知のＥＮＤ処理
が行なわれる（ステップ５０７）。
このＥＮＤ処理では、命令実行の結果店替えられたＩ１
０メモリ内の出力データを、出力回路６へと転送して外
部へと送り出しく出力更新処理）、その後入力回路から
新たな入力データを取込んで、Ｉ１０メモリの入カニリ
アに書込む（入力更新処ｍ＞。
０メモリ内の出力データを、出力回路６へと転送して外
部へと送り出しく出力更新処理）、その後入力回路から
新たな入力データを取込んで、Ｉ１０メモリの入カニリ
アに書込む（入力更新処ｍ＞。
この入力書込みの際にも、前述した如くＡＮＤゲート１
０ｂは聞かれているため、入力回路から得られた各人ツ
ノデータは、すべて支障なく１１０メモリ４内の該当ア
ドレスに」込まれる。
０ｂは聞かれているため、入力回路から得られた各人ツ
ノデータは、すべて支障なく１１０メモリ４内の該当ア
ドレスに」込まれる。
次いで、プ目二ｌン用処即が実行され、プ目グラムコン
ソール８からのキー入力受イ４が？うなわれ、強制セッ
ト有り２強制リセット有り２強制解除有り等に対応した
各フラグの操作が行なわれる（ステップ５０８）。
ソール８からのキー入力受イ４が？うなわれ、強制セッ
ト有り２強制リセット有り２強制解除有り等に対応した
各フラグの操作が行なわれる（ステップ５０８）。
次いで、強制レット有り１強制リセツ１−有り。
強制解除有りの判定がそれぞれ行４【われ、これらがす
べて否定されると（ステップ５０９否定、５１１否定、
５’１３否定）、以十の命令実行処理。
べて否定されると（ステップ５０９否定、５１１否定、
５’１３否定）、以十の命令実行処理。
ＥＮＤ処理、プ（］］ン川処理用繰り返し実行され、通
常の運転動作が継続されることとなる。
常の運転動作が継続されることとなる。
この状態において、例えば第２図に示きれるプログラム
丁１ンソール８ｔこおいて、強１１１１セツ１〜キー８
２、ＩＮキー、０ＵＩ−キー、数値キー等が操作され、
特定の人出力について強制セラ；へ指令か発せられると
（ステップ５０９肖定）、続いて第６図に示される強制
セット処理が行なわれる（ステップ５１０）。
丁１ンソール８ｔこおいて、強１１１１セツ１〜キー８
２、ＩＮキー、０ＵＩ−キー、数値キー等が操作され、
特定の人出力について強制セラ；へ指令か発せられると
（ステップ５０９肖定）、続いて第６図に示される強制
セット処理が行なわれる（ステップ５１０）。
この強制セット処理では、第６図に示す如く、まず強制
［７ツト／リセツトメモリの該当アドレスにｌＩ Ｏ１
１を書込み（ステップ６０１）、ｌ７１０メモリの該当
アドレスに“１”（ＯＮ状態）を書込み（ステップ６０
２＞、最後に強制セット７／リセットメモリの該当アド
レスに’１”（強制有り状態）を書込む（ステップ６０
３）。
［７ツト／リセツトメモリの該当アドレスにｌＩ Ｏ１
１を書込み（ステップ６０１）、ｌ７１０メモリの該当
アドレスに“１”（ＯＮ状態）を書込み（ステップ６０
２＞、最後に強制セット７／リセットメモリの該当アド
レスに’１”（強制有り状態）を書込む（ステップ６０
３）。
すると、強制セットを指定されたアドレスが出力であれ
ば、命令実行の際の出力書替えは禁止され、他方入力で
あれば入力更新の際の入力書替えが禁止され、該当アド
レスの状態は“′１″に保持され、いわゆる強制セット
状態が達成される。
ば、命令実行の際の出力書替えは禁止され、他方入力で
あれば入力更新の際の入力書替えが禁止され、該当アド
レスの状態は“′１″に保持され、いわゆる強制セット
状態が達成される。
これに対して、第２図のプ目グラムコンソール８におい
て強制リセットキー８３．ＩＮキー、ＯＵＴキー、数値
キー等を用いて、強制リセット指令が与えられると（ス
テップ５１１肯定）、第７図に示される強制リセット処
理が行なわれる（ステップ５１２）。
て強制リセットキー８３．ＩＮキー、ＯＵＴキー、数値
キー等を用いて、強制リセット指令が与えられると（ス
テップ５１１肯定）、第７図に示される強制リセット処
理が行なわれる（ステップ５１２）。
この強制リセット処理では、第７図に示される如く、ま
ず強制セット／リセットメモリの該当アドレスに“０”
（ＯＦＦＩ犬態）を書込み（ステップ７０１＞、Ｉ
１０メモリの該当アドレスに“Ｏ″を書込み（ステップ
７０２＞ 、Ｒ後に強制御？ツ１〜／リセッｔ・メモリ
の該当アドレスに“′１″を書込む（ステップ７０３）
。
ず強制セット／リセットメモリの該当アドレスに“０”
（ＯＦＦＩ犬態）を書込み（ステップ７０１＞、Ｉ
１０メモリの該当アドレスに“Ｏ″を書込み（ステップ
７０２＞ 、Ｒ後に強制御？ツ１〜／リセッｔ・メモリ
の該当アドレスに“′１″を書込む（ステップ７０３）
。
すると、書込まれたアドレスが出力の場合であれば、前
述と同様に命令実行処理の際の出力データの書替えがＭ
ｌｌ、され（ステップ５０５） 、他方入力であれば入
力更新の際のデータ書込みが同様に禁止され（ステップ
５０７） 、該当アドレスの状態は以後１１０１１に維
持されて、いわゆる強制リセット状態か達成されるわけ
である。
述と同様に命令実行処理の際の出力データの書替えがＭ
ｌｌ、され（ステップ５０５） 、他方入力であれば入
力更新の際のデータ書込みが同様に禁止され（ステップ
５０７） 、該当アドレスの状態は以後１１０１１に維
持されて、いわゆる強制リセット状態か達成されるわけ
である。
一方、強制セラ１へ状態２強制リセット状態を解除する
には、第２図のプログラムコンソール８において、解除
キー８４．ＩＮキー、００丁キー。
には、第２図のプログラムコンソール８において、解除
キー８４．ＩＮキー、００丁キー。
数値キー等を用いて、該当アトルスの解除指令を与える
。
。
すると（ステップ５１３肖定）、第８図に示される強制
解除処理が行なわれる（ステップ５１４）−１４＝ この強制解除処理では、強制セット／リセツ１〜メモリ
の該当アドレスに“′Ｏ″を書込むことによって（ステ
ップ８０１） 、当該アドレスに対するＡＮＤゲート１
０ｂを開き、ライトクロックＷＣの禁止を解除するわけ
である。
解除処理が行なわれる（ステップ５１４）−１４＝ この強制解除処理では、強制セット／リセツ１〜メモリ
の該当アドレスに“′Ｏ″を書込むことによって（ステ
ップ８０１） 、当該アドレスに対するＡＮＤゲート１
０ｂを開き、ライトクロックＷＣの禁止を解除するわけ
である。
このように以上の実施例によれば、プログラムコンソー
ル８において、強制セット主−８２１強制すセツ１〜キ
ー８３．解除キー８４．ＪＮキー。
ル８において、強制セット主−８２１強制すセツ１〜キ
ー８３．解除キー８４．ＪＮキー。
ＯＵ丁主キー数値キー等を適宜操作するだけで、任意の
入出力を強制セット、リセット状態にセットし、または
任意の時点で強制状態を解除することもでき、従来の入
出力端子に手動スイッチを取り付けろ場合に比べ、この
種の入用カシュミレーションを極めて簡単な操作で行な
わせることができる。
入出力を強制セット、リセット状態にセットし、または
任意の時点で強制状態を解除することもでき、従来の入
出力端子に手動スイッチを取り付けろ場合に比べ、この
種の入用カシュミレーションを極めて簡単な操作で行な
わせることができる。
なお、以上はＥＮＤリフレッシ］一方式のプログラマブ
ル・］ン１〜１］−ラであるが、都度リフレッシコ方式
でも同様であることは勿論である。
ル・］ン１〜１］−ラであるが、都度リフレッシコ方式
でも同様であることは勿論である。
第１図はこの発明に係わるプログラマブル・］］ント目
−ラ仝のハードつＴ７１ｆｅ成を示すブロック図、第２
図１１プログラム］ンソールの外観を示す斜視図、第３
図１．１強制御？ツ１〜７／１月ＹツトメＥりおよび強
制御Ｙツ１〜／リセット］ンｔ−［１−ル回路の詳細を
示すブロック図、第１図１ニライトパルスとライトり目
ツクとの発生タイミングを示すタイムチ１７−１〜、第
５図はプログラマブル・］ン１へローラの全体の処理を
示すフ［１−チｔ−−７−１第６図１」強制セラ１−処
理の詳細を示す７０−チｐ−１〜、第７図は強制リセッ
ト処理の詳細を示す−フ目−ヂＰ−１・、第８図は強制
解除処理の詳細を示すフローチャー１・で必る。 １・・・ＣＰＩ） ２・・・システムメモリ ３・・・入力回路 ４・・・Ｉ１０メモリ ５・・・コーリ“ブ「１グラムメモリ ６・・・出力回踏 ７・・・ツー４ニングメモリ ８・・・プログラムコンソール
−ラ仝のハードつＴ７１ｆｅ成を示すブロック図、第２
図１１プログラム］ンソールの外観を示す斜視図、第３
図１．１強制御？ツ１〜７／１月ＹツトメＥりおよび強
制御Ｙツ１〜／リセット］ンｔ−［１−ル回路の詳細を
示すブロック図、第１図１ニライトパルスとライトり目
ツクとの発生タイミングを示すタイムチ１７−１〜、第
５図はプログラマブル・］ン１へローラの全体の処理を
示すフ［１−チｔ−−７−１第６図１」強制セラ１−処
理の詳細を示す７０−チｐ−１〜、第７図は強制リセッ
ト処理の詳細を示す−フ目−ヂＰ−１・、第８図は強制
解除処理の詳細を示すフローチャー１・で必る。 １・・・ＣＰＩ） ２・・・システムメモリ ３・・・入力回路 ４・・・Ｉ１０メモリ ５・・・コーリ“ブ「１グラムメモリ ６・・・出力回踏 ７・・・ツー４ニングメモリ ８・・・プログラムコンソール
Claims (1)
- （１）入出力メモリと同点数のフラグを有するフラグメ
モリと、 所定の入出力強制操作に応答して、入出力メモリの該当
箇所にセットデータまたはリセットデータを書込むとと
もに、フラグメモリの対応箇所に強制有りデータを書込
む強制開始制御手段と、命令実行中または入力更新中の
入出力メモリへの書込みの際に、各点毎にフラグメモリ
の該当フラグを参照して、入出力メモリへの書込パルス
の供給を制御する書込制御手段と、 を具備することを特徴とするプログラマブル・コントロ
ーラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226416A JPS6286407A (ja) | 1985-10-11 | 1985-10-11 | プログラマブル・コントロ−ラ |
| US06/917,054 US4989178A (en) | 1985-10-11 | 1986-10-09 | Programmable controller having forcibly set or reset I/O states controlled by stored flags in a flag memory |
| DE19863634853 DE3634853A1 (de) | 1985-10-11 | 1986-10-13 | Programmierbare steuerung mit kennzeichenspeicher und schreibsteuereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226416A JPS6286407A (ja) | 1985-10-11 | 1985-10-11 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286407A true JPS6286407A (ja) | 1987-04-20 |
Family
ID=16844778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226416A Pending JPS6286407A (ja) | 1985-10-11 | 1985-10-11 | プログラマブル・コントロ−ラ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4989178A (ja) |
| JP (1) | JPS6286407A (ja) |
| DE (1) | DE3634853A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60262204A (ja) * | 1984-06-07 | 1985-12-25 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
-
1985
- 1985-10-11 JP JP60226416A patent/JPS6286407A/ja active Pending
-
1986
- 1986-10-09 US US06/917,054 patent/US4989178A/en not_active Expired - Fee Related
- 1986-10-13 DE DE19863634853 patent/DE3634853A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63223903A (ja) * | 1987-03-13 | 1988-09-19 | Mitsubishi Electric Corp | プログラマブルコントロ−ラのシミユレ−シヨン方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3634853A1 (de) | 1987-05-21 |
| DE3634853C2 (ja) | 1989-01-26 |
| US4989178A (en) | 1991-01-29 |
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