JPS628571A - 半導体装置 - Google Patents

半導体装置

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JPS628571A
JPS628571A JP60147849A JP14784985A JPS628571A JP S628571 A JPS628571 A JP S628571A JP 60147849 A JP60147849 A JP 60147849A JP 14784985 A JP14784985 A JP 14784985A JP S628571 A JPS628571 A JP S628571A
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JP60147849A
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Junichi Takahashi
順一 高橋
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用ＭＯＳ型電界効果トランジスタ（以下、
パワーＭＯＳ’ＦＥＴと称する）を有する半導体装置に
関し、特にバ”−ＭＯＳＦＥＴの微細化とともに、高耐
圧化、オン抵抗の低減を図った半導体装置に関する。
〔従来の技術〕
従来のパワーＭＯＳ　Ｆ　ＥＴは、第２図に示すように
、一の導電型の半導体基板２１上にこれと同じ導電型の
半導体層２２を積層し、この半導体層２２の主面に逆の
導電型のベース領域２３を形成し、さらにこの中に一の
導電型のソース領域２４を形成している。そして、半導
体Ｎ２２の上にはゲート絶縁膜２５を介してゲート電極
２６を形成し、このゲート電極２６直下の前記ベース領
域２３をチャネル領域２７として構成している。
このパワーＭＯＳ　Ｆ　ＥＴによれば、ベース領域２３
に対してゲート電極２６に印加される電圧に応じてチャ
ネル領域２７が導通、遮断される。導通状態では、電流
はソース電極２８−ソース領域２４−チャネル領域２７
−半導体層２２−半導体基板２１を通って流れる。また
、遮断状態では、ベース領域２３と半導体層２２との間
に逆バイアスが印加される。図中、２９は眉間絶縁膜で
ある。
〔発明が解決しようとする問題点〕
上述した従来のパワーＭＯＳ　Ｆ　ＥＴは、遮断状態の
とき、ソース領域２４、ベース領域２３および半導体層
２２（半導体基板２１）からなるＰＮＰ又はＮＰＮバイ
ポーラトランジスタに逆バイアスが印加され、この際ベ
ース領域２３ではソース領域２４の下部において電流が
流れ、この電流によりソース領域２４とベース領域２３
で形成される接合が順バイアスされる。このため、ベー
ス領域２３内でキャリア密度が増大し、ついには耐圧を
維持できなくなる場合があった。これを避けるには、ベ
ース領域２３の抵抗を下げる必要があり、−例としては
ベース領域２３をソース領域２４に対して十分に深く形
成すればよい。しかしながら、通常ベース領域２３、ソ
ース領域２４はゲート電極２６をマスクとした２重の不
純物注入方法によって形成しているため、ベース領域２
３を深く形成すると、これとともに横方向に領域が拡大
され、この結果チャネル領域２７の長さくチャネル長）
が長くなり、パワーＭＯＳＦＥＴの微細化、ひいては低
コスト実現のための障害となる。
〔問題点を解決するための手段〕
本発明の半導体装置は、パワーＭＯＳ　Ｆ　ＥＴの微細
化を図るとともにその耐圧を向上するために、ベース領
域を浅く形成する一方でベース領域の下にこれと同一導
電型の埋込層を形成し、かつゲート電極直下の半導体層
にはこれと同一導電型の高湯度埋込層を形成した構成を
有している。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明のパワーＭＯＳ　Ｆ　ＥＴの断面図であ
り、一の導電型、ここではＮ型半導体基ｖｉｌ上に厚さ
〜１５μｍのＮ型半導体Ｎ２を積層し、このＮ型半導体
層２の主面に深さ〜２μｍのＰ型ベース領域３およびそ
の上に深さ〜１μｍのＮ型ソース領域４を夫々形成して
いる。そして、Ｎ型半導体層２の上面には二酸化シリコ
ン等のゲート絶縁膜５を厚さ〜５００人で形成し、その
上に多結晶シリコンからなるゲート電極６を厚さ〜０．
５μｍで形成している。更に、その上に厚さ〜１μｍの
眉間絶縁膜９を形成し、この眉間絶縁膜９に開設したコ
ンタクト孔を通して前記ソース領域４に接続するソース
電極８を形成している。
一方、前記ベース領域３の下側には、ベース領域３と同
一導電型、つまりＰ型の埋込層１１を深さ〜５μｍで形
成している。また、前記ゲート電極６直下位置の前記Ｎ
型半導体基板ｌとＮ型半導体層２との境界部には、これ
らと同一導電型でかつ不純物濃度の高いＮ型埋込層１２
を深さ〜５μｍで形成している。なお、この構成ではチ
ャネル領域７の長さは１μｍ程度である。
以上の構成によれば、ベース領域３は自身の深さを大き
くしなくても、下側に形成したＰ型埋込層１１の作用に
よって実質的にその深さが大きくされ、その抵抗が低減
される。これにより、チャネル７が長くされることなく
、つまり素子の微細化を図った上でベース領域３の抵抗
を低減し、遮断状態におけるソース領域４とベース領域
３との間の順バイアスを解消し、耐圧を高く保つことが
できる。
一方、Ｐ型埋込層１１を形成することにより、Ｐ型埋込
層１１と半導体基板１との距離Ｌａが、従来におけるベ
ース領域と半導体基板との距離Ｌｂ（第２図参照）より
も低減されるため、耐圧を維持するためには距離Ｌａを
Ｌｂ程度に設定する必要がある。このため、半導体層２
を従来よりも厚く形成することになるが、これではチャ
ネル導通状態におけるチャネル領域７から半導体基板１
に到る電流路が長くなり、オン抵抗が増大することにな
る。しかしながら、本発明では半導体層２に形成した高
濃度のＮ型埋込層１２の作用により実質的な電流路を短
縮でき、オン抵抗を少なくとも従来以下に低減すること
ができる。
本実施例の半導体装置によれば、従来構造の耐圧６０ｖ
５オン抵抗０．１Ω（ｉＪパ”）　　ＭＯＳＦＥＴを、
その特性を損なうことなく、しかも素子サイズを６０％
に縮小することが達成できた。
ここで、半導体基板１、半導体層２はもとよりベース領
域３やソース領３１ｉ４の導電型は互いに逆の導電型で
構成してもよい。
〔発明の効果〕
以上説明したように本発明は、パワーＭＯＳＦＥＴのベ
ース領域を浅く形成する一方でベース領域の下にこれと
同一導電型の埋込層を形成し、かつゲート電極直下の半
導体層にはこれと同一導電型の高濃度埋込層を形成した
構成としているので、チャネル長を長くすることなくベ
ース領域の低抵抗化を図って耐圧を向上するとともに、
半導体層の電流路の短縮化を図ってオン抵抗を低減でき
、更に素子の微細化を達成することができる。
【図面の簡単な説明】
第１図は本発明のパワーＭＯＳ　Ｆ　ＥＴの断面図、第
２図は従来のパワーＭＯＳ　Ｆ　ＥＴの断面図である。 １．２１・・・半導体基板、２．２２・・・半導体層、
３．２３・・・ベース領域、４．２４・・・ソース領域
、５．２５・・・ゲート絶縁膜、６．２６・・・ゲート
電極、７．２７・・・チャネル領域、８．２８・・・ソ
ース電極、９．２９・・・層間絶縁膜、１１・・・Ｐ型
埋込層、１２第２図

Claims (1)

    【特許請求の範囲】
  1. １、一導電型の半導体基板上にこれと同じ導電型の半導
    体層を形成し、この半導体層内に逆の導電型のベース領
    域を形成し、さらにこの領域内に一の導電型のソース領
    域を形成し、かつ前記半導体層上にゲート電極を配設し
    たＭＯＳ型電界効果トランジスタを有し、前記ベース領
    域を浅く形成する一方でベース領域の下にこれと同一導
    電型の埋込層を形成し、かつ前記ゲート電極直下の前記
    半導体層にはこれと同一導電型の高濃度埋込層を形成し
    たことを特徴とする半導体装置。
JP60147849A 1985-07-04 1985-07-04 半導体装置 Pending JPS628571A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01300569A (ja) * 1988-05-27 1989-12-05 Mitsubishi Electric Corp 半導体装置
JPH0423719U (ja) * 1990-06-18 1992-02-26

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5742164A (en) * 1980-08-27 1982-03-09 Hitachi Ltd Semiconductor device

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