JPS6276869A - Synchronizing separator circuit - Google Patents

Abstract

PURPOSE:To separate a horizontal synchronizing signal and a vertical synchronizing signal from a composite synchronizing signal by starting/ending the generation of the vertical synchronizing signal when its pulse width is longer than that of the horizontal synchronizing signal. CONSTITUTION:In case the composite SYNC signal inputted to an exclusive NOR circuit 21 goes to low level at a time t1 and the output-side of the circuit 21 goes to high level, the composite SYNC signal goes to high level when the pulse counting reaches a value corresponding to the pulse width of the horizontal synchronizing signal, and the counting is ended. On the other hand, when the composite SYNC signal goes to low level at a time t2 and the output-side of the circuit 21 goes to high level, a pulse output P is generated by a comparator circuit 24 when the counting of a counter 22 reaches a value two times of the pulse width of the horizontal synchronizing signal inputted similarly to the circuit 24. In such a way, the titled circuit can be constituted in a digital type, and can be made use commonly one chip with a CRT controller.

Description

【発明の詳細な説明】 〔概　要〕 本発明の同期分離回路は、各水平走査期間毎に、画像表
示装置から入力される複合同期信号のレベル変化を検出
するとともに、該レベル変化後のパルス巾が該複合同期
信号に含まれる水平同期信号のパルス巾より大きいか否
かを判定する手段と、該変化後のパルス巾が該水平同期
信号のパルス巾より大きいことが判別された場合に垂直
同期信号の発生を開始および終了させる手段をそなえて
おり、これによって該複合同期信号から水平同期信号と
垂直同期信号とをデジタル的に分離してＣＲＴコントロ
ーラに入力するようにし、該同期分離回路とＣＲＴコン
トローラとのワンチップ化を可能にしたものである。[Detailed Description of the Invention] [Summary] The synchronization separation circuit of the present invention detects a level change of a composite synchronization signal inputted from an image display device for each horizontal scanning period, and detects a pulse after the level change. means for determining whether the pulse width is larger than the pulse width of the horizontal synchronization signal included in the composite synchronization signal; A means for starting and terminating generation of a synchronization signal is provided, whereby a horizontal synchronization signal and a vertical synchronization signal are digitally separated from the composite synchronization signal and input to the CRT controller, and the synchronization separation circuit and This enables integration with a CRT controller into one chip.

〔産業上の利用分野〕[Industrial application field]

本発明は同期分離回路に関し、特に画像表示制御装置（
ＣＲＴコントローラ）をテレビジョン装置などの画像表
示装置に同期させるにあたり、該画像表示装置からとり
出される複合同期信号から、水平同期信号と垂直同期信
号とをデジタル的に分離して該ＣＲＴコントローラに入
力させるための同期分離回路に関する。The present invention relates to a synchronization separation circuit, and particularly to an image display control device (
When synchronizing a CRT controller (CRT controller) with an image display device such as a television device, a horizontal synchronization signal and a vertical synchronization signal are digitally separated from the composite synchronization signal taken out from the image display device and input to the CRT controller. This invention relates to a synchronization separation circuit for

〔従来の技術〕[Conventional technology]

従来よりテレビジョン装置などの画像表示装置の画面上
に所定の文字、画像などを重ねるため、ＣＲＴコントロ
ーラ、ビデオＲＡＭ、　　ドツト出力装置などから構成
される文字、画像付加装置が考えられている。BACKGROUND OF THE INVENTION Conventionally, text and image adding devices including a CRT controller, a video RAM, a dot output device, and the like have been considered for superimposing predetermined characters, images, etc. on the screen of an image display device such as a television set.

第４図はかかる文字、画像の付加を行うための全体のシ
ステムを概略的に示すもので、１ばテレビジョン装置、
２は該テレビジョン装置からとり出される複合同期信号
（コンポジット５ＹＮＣ信号）から水平同期信号と垂直
同期信号を分離してＣＲＴコントローラ３に入力するた
めの同期分離回路、５はビデオＲＡＭ、６はドツト出力
回路、７はクロック発生器、８は分周器で、該クロック
発生器７において発生されるドツトクロックはそのまま
ドツト出力回路６に入力されるとともに、該ドツトクロ
ックが該分周器８において分周され（例えば１／８に分
周され）、キャラクタクロックとして該ＣＲＴコントロ
ーラ３に入力される。これにより、該ＣＲＴコントロー
ラ３はビデオＲＡＭ５から順次データを読み出し、該読
み出された文字・画像の情報はドツト出力回路６におい
てドツト化されてテレビジョン装置１に入力され、ＣＲ
Ｔコントローラから出力される表示タイミング信号にも
とづいて、該テレビジョン装置１の画面上における所定
の表示領域に表示される。FIG. 4 schematically shows the entire system for adding such characters and images; 1, a television device;
2 is a synchronization separation circuit for separating a horizontal synchronization signal and a vertical synchronization signal from a composite synchronization signal (composite 5YNC signal) taken out from the television device and inputting them to the CRT controller 3; 5 is a video RAM; and 6 is a dot. In the output circuit, 7 is a clock generator, and 8 is a frequency divider.The dot clock generated by the clock generator 7 is directly input to the dot output circuit 6, and the dot clock is divided by the frequency divider 8. The signal is frequency-divided (for example, divided into 1/8) and input to the CRT controller 3 as a character clock. As a result, the CRT controller 3 sequentially reads data from the video RAM 5, and the read character/image information is converted into dots by the dot output circuit 6 and inputted to the television device 1.
The image is displayed in a predetermined display area on the screen of the television device 1 based on a display timing signal output from the T-controller.

この場合、該テレビジョン装置の画面上に該ビデオＲＡ
Ｍから読み出された文字・画像の情報を重ねるためには
、該ＣＲＴコントローラをテレビジョン信号と同期化す
る必要があり、そのためには該テレビジョン装置などに
おける複合同期信号（コンボシソ）　５ＹＮＣ信号）よ
り水平同期信号（Ｈ３ＹＮＣ３ＹＮＣ信直同期信号（Ｖ
　５ＹＮＣ信号）を分離して該ＣＲＴコントローラに入
力する必要がある。In this case, the video RA is displayed on the screen of the television device.
In order to superimpose the text/image information read from M, it is necessary to synchronize the CRT controller with the television signal, and for that purpose, a composite synchronization signal (combo 5YNC signal) in the television device, etc. horizontal synchronization signal (H3YNC3YNC direct synchronization signal (V
5YNC signal) must be separated and input to the CRT controller.

しかし一般にテレビジョン装置やビデオ装置は複合同期
信号をそのまま利用するため、該ＣＲＴコントローラも
該複合同期信号を利用して同期化しうろことが望ましく
、そのためには該文字・画像付加装置側に、該複合同期
信号から水平同期信号と垂直同期信号とを分離する同期
分離回路（ＳＹＮＣセパレータ）が必要とされる。However, since television devices and video devices generally use the composite synchronization signal as is, it is desirable that the CRT controller also synchronizes using the composite synchronization signal. A sync separator circuit (SYNC separator) is required to separate the horizontal and vertical sync signals from the composite sync signal.

第５図はこの種の同期分離回路の従来例を示すもので、
該図に示されるように積分回路２１′と微分回路２２′
とが並列的に設けられ、これら各回路に複合同期信号（
コンボシソ）　５ＹＮＣ）が入力される。該積分回路２
１′および微分回路２２′はそれぞれＣＲ要素によって
構成されており、該ＣＲ要素の時定数を適当に設定する
ことにより、該積分回路２１′の出力側から垂直同期信
号Ｖ　５ＹＮＣをとり出し、一方該微分回路２２′の出
力側から水平同期信号Ｈ５ＹＮＣをとり出すように構成
される。Figure 5 shows a conventional example of this type of synchronous separation circuit.
As shown in the figure, an integrating circuit 21' and a differentiating circuit 22'
are provided in parallel, and a composite synchronization signal (
Combo shiso) 5YNC) is input. The integrating circuit 2
1' and the differentiating circuit 22' are each constituted by a CR element, and by appropriately setting the time constant of the CR element, the vertical synchronizing signal V5YNC is taken out from the output side of the integrating circuit 21'. It is configured to take out the horizontal synchronizing signal H5YNC from the output side of the differentiating circuit 22'.

なお、２３’、２４’はそれぞれ該積分回路２１′と微
分回路２２′の出力側に接続される波形整形回路である
。Note that 23' and 24' are waveform shaping circuits connected to the output sides of the integrating circuit 21' and the differentiating circuit 22', respectively.

しかしながら上述したようなアナログ形式の同期分離回
路にはＣＲ要素を含んでおり、したがって該同期分離回
路をＣＲＴコントローラとともにワンチップで構成する
ことが困難であり、該ＣＲＴコントローラ自体をワンチ
ップで構成したとしても、該同期分離回路は外付けにせ
ざるをえないという問題点がある。However, the analog type synchronous separation circuit as described above includes a CR element, and therefore it is difficult to configure the synchronous separation circuit together with a CRT controller on a single chip. However, there is a problem in that the synchronous separation circuit must be externally attached.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

本発明は上記問題点を解決するためになされたもので、
該複合同期信号の特性および該ＣＲＴコントローラがプ
ログラマブルなことを利用して、該同期分離回路をデジ
タル型に構成し、該ＣＲＴコントローラとのワンチップ
化を可能にしたものである。The present invention has been made to solve the above problems,
Utilizing the characteristics of the composite synchronization signal and the programmability of the CRT controller, the synchronization separation circuit is configured in a digital type, making it possible to integrate it with the CRT controller on a single chip.

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点を解決するために、本発明においては、各水
平走査期間毎に、画像表示装置から入力される複合同期
信号のレベル変化を検出するとともに、該レベル変化後
のパルス巾が該複合同期信号に含まれる水平同期信号の
パルス巾より大きい７否かを判別する手段（例えばカウ
ンタと比較回路）と、該変化後のパルス巾が該水平同期
信号のパルス巾より大きいことが判別された場合に、垂
直同期信号の発生を開始および終了させる手段（例えば
トグル型フリップフロップ）とをそなえ、これによって
該複合同期信号から水平同期信号と垂直同期信号とを分
離する、同期分離回路が提供される。In order to solve the above problems, the present invention detects the level change of the composite synchronization signal inputted from the image display device for each horizontal scanning period, and the pulse width after the level change is determined by the composite synchronization signal. A means (for example, a counter and a comparison circuit) for determining whether the pulse width is larger than the horizontal synchronization signal included in the signal, and when it is determined that the pulse width after the change is larger than the pulse width of the horizontal synchronization signal. and a means (e.g., a toggle type flip-flop) for starting and terminating the generation of a vertical synchronization signal, thereby separating a horizontal synchronization signal and a vertical synchronization signal from the composite synchronization signal. .

〔作　用〕[For production]

上記構成によれば、各水平走査期間毎に該複合同期信号
がレベル変化を生じた後に持続されるパルス巾が該水平
同期信号のパルス巾より大きいことが判別された時点で
、垂直同期信号の発生を開始および終了させ、このよう
にして垂直同期信号を生成させることによって、該複合
同期信号から、水平同期信号と垂直同期信号とを分離す
ることができる。According to the above configuration, when it is determined that the pulse width sustained after the composite synchronization signal causes a level change in each horizontal scanning period is larger than the pulse width of the horizontal synchronization signal, the vertical synchronization signal By starting and terminating the generation and thus generating the vertical sync signal, the horizontal and vertical sync signals can be separated from the composite sync signal.

〔実施例〕〔Example〕

第１図は本発明の１実施例としての同期分離回路の構成
を示すもので、２１は排他的ノア回路で、その一方の入
力側にはテレビジョン装置１から複合同期信号（コンポ
シソ）　５ＹＮＣ）　　（第２図（ａ）参照）が入力さ
れ、他方の入力端には後述するトグル型フリップフロッ
プ２６の出力側に生成される垂直同期信号ＶＳＹＮＣ（
第２図（Ｃ）参照）が入力され、これにより該排他的ノ
ア回路２１の出力側から水平同期信号１（ＳＹＮＣ（第
２図（ｂ）参照）が出力される。２２はカウンタであっ
て、該水平同期信号Ｈ５ＹＮ（Ｊ（ローレベルからハイ
レベルに立上るたびに（すなわち各水平走査期間におい
て該複合同期信号がレベル変化するたびに）カウントイ
ネーブルの状態になり、ＣＲＴコントローラにおいて発
生されるキャラクタクロックのカウントを開始する。FIG. 1 shows the configuration of a synchronization separation circuit as an embodiment of the present invention, in which 21 is an exclusive NOR circuit, and one input side of the circuit receives a composite synchronization signal (composition) from the television device 1 (5YNC). (see FIG. 2(a)) is input, and the other input terminal is a vertical synchronization signal VSYNC (
2 (C)) is input, and as a result, the horizontal synchronizing signal 1 (SYNC (see FIG. 2 (B)) is output from the output side of the exclusive NOR circuit 21. 22 is a counter; , the horizontal synchronizing signal H5YN (J (every time it rises from low level to high level (that is, each time the composite synchronizing signal changes level in each horizontal scanning period) becomes a count enable state and is generated in the CRT controller. Start character clock counting.

２４は比較回路であって該カウンタ２２のカウント値が
該ＣＲＴコントローラにプログラムされている。所定の
デジタル値２３と比較（この実施例では該デジタル値と
して該Ｈ５ＹＮＣパルス巾の２倍長に対応する値と比較
）され、該カウンタ２２のカウント値が該デジタル値を
越えた場合（すなわち各水平走査期間において該複合同
期信号のレベル変化後のレベルがＨ５ＹＮＣパルス巾の
２倍を越えた場合）、該比較回路２４の出力側から第２
図（ｅ）に示されるパルスＰが出力される。、２５はエ
ツジ検出回路であって該比較回路２４からパルスＰの立
上りエツジを検出し、該検出信号がトグルフリップフロ
ツブ トグルフリップフロップ２６の出力側からは第２図（ｄ
）に示されるように交互に反転する出力信号を生じ、こ
の出力信号が垂直同期信号Ｖ　ＳＹＮＣとして（第２図
（ｃ）参照）ＣＲＴコントローラに入力される。24 is a comparison circuit, and the count value of the counter 22 is programmed into the CRT controller. When the count value of the counter 22 exceeds the digital value (in other words, each (If the level after the level change of the composite synchronizing signal exceeds twice the H5YNC pulse width during the horizontal scanning period), the second signal from the output side of the comparator circuit 24
A pulse P shown in Figure (e) is output. , 25 is an edge detection circuit which detects the rising edge of the pulse P from the comparison circuit 24, and the detection signal is output from the output side of the toggle flip-flop 26 as shown in FIG.
), this output signal is input to the CRT controller as a vertical synchronizing signal VSYNC (see FIG. 2(c)).

なお、上述したようにして生成された垂直同期信号Ｖ　
ＳＹＮＣは、一方の入力側から複合同期信号（コンポジ
ットＳＹＮＣ）が入力される排他的ノア回路２１の他方
の入力側にも供給されており、該排他的ノア回路２１は
該２つの入力信号レベルが一致したときはハイレベル、
不一致のときはローレベルとなることにより、該排他的
ノア回路２１の出力側からは、上記第２図（ｂ）に示さ
れるように、該垂直同期信号Ｖ　ＳＹＮＣと同極性の水
平同期信号Ｈ　ＳＹＮＣが生成され、該垂直同期Ｖ　Ｓ
ＹＮＣとともにＣＲＴコントローラに入力される。Note that the vertical synchronization signal V generated as described above
SYNC is also supplied to the other input side of an exclusive NOR circuit 21 to which a composite synchronization signal (composite SYNC) is input from one input side, and the exclusive NOR circuit 21 has the two input signal levels. High level when matched,
When there is a mismatch, the output side of the exclusive NOR circuit 21 outputs a horizontal synchronizing signal H having the same polarity as the vertical synchronizing signal V SYNC, as shown in FIG. 2(b). SYNC is generated and the vertical synchronization V S
It is input to the CRT controller together with YNC.

ここで上述したＨ　ＳＹＮＣパルス中の２倍に相当する
デジタル値がＣＲＴコントローラにプログラムされる状
態について、以下第３図を用いて説明する。Hereinafter, a state in which a digital value equivalent to twice the above-mentioned H SYNC pulse is programmed into the CRT controller will be explained using FIG. 3.

第３図はＣＲＴコントローラ３の内部における水平走査
系に関連する回路構成を概略的に示すもので、３１は水
平カウンタであり、各水平走査期間毎にクロック発生器
７から入力されるキャラクタクロックをカウントする。FIG. 3 schematically shows the circuit configuration related to the horizontal scanning system inside the CRT controller 3. Reference numeral 31 denotes a horizontal counter, which receives the character clock input from the clock generator 7 for each horizontal scanning period. Count.

３２は表示中レジスタであって該テレビジョン装置１の
表示画面上における水平方向の表示領域巾が所定のキャ
ラクタ数（デジタル値）によって設定される。３３はＨ
　ＳＹＮＣ位置レジスタであって、Ｈ　ＳＹＮＣ発生時
点に対応する該表示画面上の位置が同じくキャラクタク
ロック数によって設定される。更に３４は周期レジスタ
であって一水平走査周期に対応するキャラクタクロック
数が設定され、これら各レジスタ３２、３３．３４に設
定されたデジタル値が、該水平カウンタ３１のカウント
値と、それぞれ比較回路３５。Reference numeral 32 denotes a display register in which the horizontal display area width on the display screen of the television device 1 is set by a predetermined number of characters (digital value). 33 is H
A SYNC position register, in which the position on the display screen corresponding to the time of H SYNC occurrence is also set by the number of character clocks. Further, 34 is a period register in which the number of character clocks corresponding to one horizontal scanning period is set, and the digital values set in each of these registers 32, 33, and 34 are compared with the count value of the horizontal counter 31, respectively, and a comparison circuit. 35.

３６２ＴＬ３７において比較される。そして比較回路３
５の出力側からは該表示画面上における表示期間を示す
表示タイミング信号が出力される。362TL37. And comparison circuit 3
A display timing signal indicating the display period on the display screen is output from the output side of the display unit 5.

次に該水平カウンタ３１のカウント値が該ＨＳＹＮＣ位
置レジスタ３３に設定されている設定値に一致すると、
該比較回路３６の出力によってフリップフロップ３８が
セントされ、その出力側からＨ５ＹＮＣパルスの発生を
開始するとともに、該Ｉ（ＳＹＮＣのパルス中をキャラ
クタクロックによってカウントするためのカウンタ３９
のカウント動作を開始させる。４０は該Ｉ（ＳＹＮＣの
パルス巾がキャラクタクロック数（デジタル値）によっ
て設定されているレジスタであって、比較回路４１にお
いて該カウンタ３９のカウント値が該レジスタ４０の設
定値に一致すると、該比較回路４１の出力によって該フ
リップフロップ スのパルス巾が該設定値とされる。更に水平カウンタ３
１のカウント値が周期レジスタ３４に設定されている設
定値に一致したとき、該比較回路３７の出力によって該
水平カウンタ３１がリセソトされ、次の水平走査期間に
対応して同様の動作が繰り返される。Next, when the count value of the horizontal counter 31 matches the set value set in the HSYNC position register 33,
The flip-flop 38 is set by the output of the comparison circuit 36, and starts generating the H5YNC pulse from its output side, and the counter 39 for counting the period of the I(SYNC pulse) using the character clock.
starts counting operation. 40 is a register in which the pulse width of the I(SYNC) is set by the number of character clocks (digital value), and when the count value of the counter 39 matches the set value of the register 40 in the comparator circuit 41, the The pulse width of the flip-flop is set to the set value by the output of the circuit 41. Furthermore, the horizontal counter 3
When the count value of 1 matches the set value set in the period register 34, the horizontal counter 31 is reset by the output of the comparison circuit 37, and the same operation is repeated corresponding to the next horizontal scanning period. .

以上のように該ＣＲＴコントローラ内部においては、該
Ｈ　ＳＹＮＣパルス巾に対応するキャラクタクロック数
が所定ビットのデジタル値として設定されており、該デ
ジタル値をシフトレジスタ４２によって１ビツト上位ビ
ット側にシフトさせることによって該デジタル値を２倍
（すなわちＨ　ＳＹＮＣパルス巾×２に対応するデジタ
ル値）を設定することができ、この定数値を上記第１図
に示される比較回路２４に入力するようにされている。As described above, inside the CRT controller, the number of character clocks corresponding to the H SYNC pulse width is set as a digital value of predetermined bits, and the digital value is shifted by one bit to the upper bit side by the shift register 42. By doing this, the digital value can be set to double (that is, the digital value corresponding to the HSYNC pulse width x 2), and this constant value is input to the comparator circuit 24 shown in FIG. 1 above. There is.

そして本発明にかかる同期分離回路２は以上のように構
成されているので、該排他的ノア回路２１に入力される
コンポジットＳＹＮＣ信号が例えば時刻ｔ１においてロ
ーレベルとなり（該コンポシソ）　ＳＹＮＣ信号に含ま
れる水平同期信号の発生に対応して）、該排他的ノア回
路２１の出力側がノ＼イレベルとなった場合には、それ
によってカウンタ２２のカウント動作を開始するが、そ
のカウント数が該水平同期信号のパルス中に対応する値
となったところで該コンポジットＳＹＮＣ信号がハイレ
ベルとなり（排他的ノア回路２１の出力がローレベルと
なり）、そのカウント動作を終了するため該比較回路２
４からは何等出力を生ずることがない。Since the synchronization separation circuit 2 according to the present invention is configured as described above, the composite SYNC signal input to the exclusive NOR circuit 21 becomes low level at time t1 (the composite signal) and is included in the SYNC signal. When the output side of the exclusive NOR circuit 21 reaches the noise level (in response to the generation of the horizontal synchronization signal), the counter 22 starts counting, and the count number is equal to the horizontal synchronization signal. When the corresponding value is reached during the pulse of , the composite SYNC signal becomes high level (the output of the exclusive NOR circuit 21 becomes low level), and the comparator circuit 2
4 does not produce any output.

一方該コンポジッ）　ＳＹＮＣ信号が時刻ｔ２において
ローレベルとなり　（ａ亥コンポジットＳＹＮＣ（８号
に含まれる垂直同期信号の発生に対応して）、該排他的
ノア回路２１の出力側がハイレベルとなった場合には、
同様にして該カウンタ２２がカウント動作を開始し、そ
のカウント数が該比較回路２４に入力されている該水平
同期信号のパルス中の２倍に対応する値となったところ
で該比較回路２４から第２図（ｅ）に示されるパルス出
力Ｐを生じ、以後上述したようにしてトグルフリップフ
ロップ２６の出力側から第２図（Ｃ）に示されるハイレ
ベルの垂直同期信号Ｖ　ＳＹＮＣが生成される。その後
、時刻ｔ３．ｔ４でコンポジットＳＹＮＣ信号がハイレ
ベル（垂直同期信号の期間内における水平同期信号の発
生に対応して）となった場合（この場合には該排他的ノ
ア回路２１に人力されるＶ　ＳＹＮＣ信号がハイレベル
であることによりその出力側のＨ　ＳＹＮＣ信号もハイ
レベルとなる）には、上記時刻ｔ１における場合と同様
に、該カウンタ２２が一旦カウント動作を開始するが、
該比較回路２４からは何等出力を生じない。そして時刻
ｔ，において該コンポジットＳＹＮＣ信号がハイレベル
となり　（該コンポジットＳＹＮＣ信号に含まれる垂直
同期信号の終了に対応して）、該排他的ノア回路２１の
出力側もハイレベルとなった場合には、上記時刻ｔ２に
おける場合と同様に、カウンタ２２のカウント値がＨ　
ＳＹＮＣパルス巾の２倍に対応する値となったところで
、比較回路２４からパルス出力Ｐを生じ、それによって
該トグルフリップフロップ２６の出力をハイレベルから
ローレベルに反転させ、垂直同期信号Ｖ　ＳＹＮＣを終
了させる。なお該排他的ノア回路２１の出力信号は第２
図（ｂ）に示されており、該出力信号が水平同期信号Ｈ
　ＳＹＮＣとされることは上述したとおりである。On the other hand, when the composite SYNC signal becomes low level at time t2 (corresponding to the generation of the vertical synchronization signal included in No. 8), and the output side of the exclusive NOR circuit 21 becomes high level. for,
Similarly, the counter 22 starts counting, and when the count reaches a value corresponding to twice the pulse of the horizontal synchronization signal input to the comparison circuit 24, the counter 22 starts counting. The pulse output P shown in FIG. 2(e) is generated, and the high-level vertical synchronization signal V SYNC shown in FIG. 2(C) is then generated from the output side of the toggle flip-flop 26 as described above. After that, time t3. If the composite SYNC signal becomes high level at t4 (corresponding to the generation of the horizontal synchronization signal within the period of the vertical synchronization signal) (in this case, the V SYNC signal input to the exclusive NOR circuit 21 becomes high). (HSYNC signal on the output side also becomes high level), the counter 22 once starts counting operation as in the case at time t1, but
The comparator circuit 24 produces no output. Then, at time t, the composite SYNC signal becomes high level (corresponding to the end of the vertical synchronization signal included in the composite SYNC signal), and the output side of the exclusive NOR circuit 21 also becomes high level. , the count value of the counter 22 is H as in the case at time t2.
When the value corresponding to twice the SYNC pulse width is reached, a pulse output P is generated from the comparator circuit 24, thereby inverting the output of the toggle flip-flop 26 from high level to low level, and the vertical synchronizing signal V SYNC is Terminate it. Note that the output signal of the exclusive NOR circuit 21 is the second
The output signal is the horizontal synchronization signal H
The SYNC is as described above.

なお本発明の同期分離回路によって生成される垂直同期
信号Ｖ　ＳＹＮＣは上記第２図（Ｃ）に示されるように
、第２図（ａ）のコンポリント５ＹＮＣ信号に含まれる
垂直同期信号とは、Ｈ５ＹＮＣのパルス中の２倍に相当
する分だけ位相のずれを有しており、また水平同期信号
Ｈ５ＹＮＣは第２図（ｂ）に示されるように、ブランキ
ング期間内の時刻ｔ２およびｔ５においてそのパルス巾
が通常時のパルス中の２倍となるが、これらの点は上記
従来形のアナログ形式の同期分離回路の場合にも同様に
生ずる（この場合にもＣＲ定数分だけおくれを生ずる）
ことであって、実用上、何等支障を生ずるものではない
。Note that the vertical synchronization signal VSYNC generated by the synchronization separation circuit of the present invention is, as shown in FIG. 2(C) above, the vertical synchronization signal included in the component 5YNC signal in FIG. As shown in FIG. 2(b), the horizontal synchronizing signal H5YNC has a phase shift corresponding to twice that of the pulse in the blanking period at times t2 and t5. Although the width is twice that of the normal pulse, these points also occur in the case of the conventional analog type synchronous separation circuit described above (also in this case, there is a delay by the CR constant).
This does not cause any practical problems.

また第１図に示される実施例においては、比較回路２４
に入力される定数値（デジタル値）としてＨＳ’／ＮＣ
パルス巾の２倍に対応する値が設定されているが、これ
は必ずしも２倍に限られるものではなく、該Ｈ５ＹＮＣ
のパルス巾より大きいか否かを判別することができる限
り、該定数値として該パルス巾より大きい適宜の値を設
定すればよいことは明らかである。Furthermore, in the embodiment shown in FIG.
HS'/NC as a constant value (digital value) input to
Although a value corresponding to twice the pulse width is set, this is not necessarily limited to twice the pulse width.
It is clear that as long as it is possible to determine whether or not the pulse width is larger than the pulse width, an appropriate value larger than the pulse width may be set as the constant value.

Ｃ発明の効果〕 本発明によれば、同期分離回路をデジタル型に構成し、
ＣＲＴコントローラとのワンチップ化（換言すればＣＲ
Ｔコントローラ内部での同期検出）を実現することがで
きる。C Effect of the invention] According to the invention, the synchronous separation circuit is configured as a digital type,
One-chip integration with CRT controller (in other words, CR
Synchronous detection inside the T controller) can be realized.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の１実施例としての同期分離回路の構成
を示すブロック図、 第２図は第１図の回路の動作を説明するタイミング図、 第３図は、第１図の同期分離回路とともに画像付加装置
を構成するＣＲＴコントローラ内部における水平走査系
回路の要部のブロック図、第４図は、テレビジョン装置
に対して画像を付加するシステムの概略を示すブロック
図、第５図は、従来形の同期分離回路を例示するブロッ
ク図である。 （符号の説明） ２１：排他的ノア回路、 コンポジット５ＹＮＣ：複合同期信号、Ｈ５ＹＮＣ：水
平同期信号、 ＶＳＹＮＣ：垂直同期信号。FIG. 1 is a block diagram showing the configuration of a synchronous separation circuit as an embodiment of the present invention, FIG. 2 is a timing diagram explaining the operation of the circuit shown in FIG. 1, and FIG. 3 is a synchronous separation circuit shown in FIG. 1. FIG. 4 is a block diagram of the main parts of the horizontal scanning circuit inside the CRT controller which together with the circuit constitutes an image adding device. FIG. 4 is a block diagram showing an outline of a system for adding images to a television device. FIG. , is a block diagram illustrating a conventional synchronization separation circuit. (Explanation of symbols) 21: Exclusive NOR circuit, composite 5YNC: composite sync signal, H5YNC: horizontal sync signal, VSYNC: vertical sync signal.

Claims (1)

【特許請求の範囲】[Claims] １、各水平走査期間毎に、画像表示装置から入力される
複合同期信号のレベル変化を検出するとともに、該レベ
ル変化後のパルス巾が該複合同期信号に含まれる水平同
期信号のパルス巾より大きいか否かを判別する手段と、
該変化後のパルス巾が該水平同期信号のパルス巾より大
きいことが判別された場合に、垂直同期信号の発生を開
始および終了させる手段とをそなえ、これによって該複
合同期信号から水平同期信号と垂直同期信号とを分離す
ることを特徴とする同期分離回路。1. For each horizontal scanning period, detect the level change of the composite synchronization signal input from the image display device, and the pulse width after the level change is larger than the pulse width of the horizontal synchronization signal included in the composite synchronization signal. a means for determining whether or not;
and means for starting and ending the generation of the vertical synchronizing signal when it is determined that the pulse width after the change is larger than the pulse width of the horizontal synchronizing signal, thereby converting the composite synchronizing signal into a horizontal synchronizing signal. A synchronization separation circuit characterized in that it separates a vertical synchronization signal.