JP2561672Y2 - Composite synchronous signal generation circuit for CRT display device - Google Patents

Description

【考案の詳細な説明】[Detailed description of the invention]

【０００１】[0001]

【産業上の利用分野】本考案は、ラスタースキャン方式
によるＣＲＴ表示装置の垂直及び水平同期をとるために
用いられる複合同期信号の発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for generating a composite synchronizing signal used for synchronizing the vertical and horizontal directions of a CRT display device using a raster scan method.

【０００２】[0002]

【従来の技術】従来、ラスタースキャン方式によるＣＲ
Ｔ表示装置の水平及び垂直同期信号とするために、夫々
パルス周期の異なる水平同期信号と垂直同期信号とを合
成し、両同期信号の機能を併有する一つの複合同期信号
を生成することがしばしば行われている。2. Description of the Related Art Conventionally, CR by a raster scan method
In order to generate horizontal and vertical synchronizing signals of the T display device, it is often the case that a horizontal synchronizing signal and a vertical synchronizing signal having different pulse periods are combined to generate one composite synchronizing signal having both functions of both synchronizing signals. Is being done.

【０００３】本出願人も、先にこの種の複合同期信号を
得るための技術を提案している（実願平３−２２６３２
号明細書）。The present applicant has previously proposed a technique for obtaining such a composite synchronizing signal (Japanese Utility Model Application No. Hei 3-22632).
Specification).

【０００４】図４は上記先提案に係るＣＲＴ表示装置の
複合同期信号発生回路の構成図、図５はその動作タイミ
ング図である。FIG. 4 is a configuration diagram of a composite synchronizing signal generation circuit of the CRT display device according to the above-mentioned prior proposal, and FIG. 5 is an operation timing diagram thereof.

【０００５】図４及び図５を参照すると、この複合同期
信号発生回路では、水平同期信号HSYNCをシフトレジス
タ４０により所定時間遅延させ、そのパルス後縁位相と
水平同期信号HSYNCの次周期のパルス前縁位相とが一致
する信号（図５中段）を生成し、この生成された信号を
垂直同期信号VSYNC及び水平同期信号HSYNCとともに図示
の論理回路に導くことで、垂直同期信号中に水平同期信
号が透過され、且つその前縁位相が透過前の水平同期信
号の前縁位相と一致する複合同期信号（図５下段）を発
生させている。Referring to FIGS. 4 and 5, in this composite synchronizing signal generating circuit, the horizontal synchronizing signal HSYNC is delayed by a shift register 40 for a predetermined time, and its trailing edge phase and the pulse before the next cycle of the horizontal synchronizing signal HSYNC are output. By generating a signal (the middle part in FIG. 5) having the same edge phase and guiding the generated signal together with the vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC to the illustrated logic circuit, the horizontal synchronizing signal is included in the vertical synchronizing signal. A composite sync signal (lower part in FIG. 5) that is transmitted and whose leading edge phase matches the leading edge phase of the horizontal sync signal before transmission is generated.

【０００６】[0006]

【考案が解決しようとする課題】上記回路によれば、垂
直同期信号の発出前、中、後にわたって水平同期信号が
途切れることなく、且つ、その位相が透過前のものに対
してずれることがない複合同期信号が作れるので、内部
基準同期信号あるいはＶＦＯ装置内蔵の有無を問わず、
いかなるＣＲＴ表示装置に対しても使用可能となる効果
を奏する。According to the above circuit, the horizontal synchronizing signal is not interrupted before, during and after the vertical synchronizing signal is generated, and its phase does not deviate from that before transmission. Since a composite synchronization signal can be created, regardless of whether the internal reference synchronization signal or VFO device is built-in,
This has the effect of being usable for any CRT display device.

【０００７】しかしながら、この回路を汎用のコントロ
ーラとして考えた場合、使用するＣＲＴ表示装置の要求
する種々のタイミングに応じるためには、シフトレジス
タ４０のシフト量をその都度調整しなければならない課
題が残る。However, when this circuit is considered as a general-purpose controller, there remains a problem that the shift amount of the shift register 40 must be adjusted each time in order to meet various timings required by the CRT display device to be used. .

【０００８】本考案はこの課題を解決する回路を提供す
ることを目的とする。An object of the present invention is to provide a circuit that solves this problem.

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
の本考案の構成は、垂直同期信号と水平同期信号とを合
成してＣＲＴ表示装置の垂直及び水平同期をとるための
一つの複合同期信号を発生する回路であって、これら垂
直同期信号及び水平同期信号は夫々基準クロックの分周
信号に同期する回路において、水平同期信号の周期毎に
リセットされ、少なくとも各水平同期信号のインアクテ
ィブ期間中に発出される基準クロックを蓄積計数する計
数回路と、この計数回路のカウントアップ時の計数値を
次周期のカウントアップ時まで保持するラッチ回路と、
このラッチ回路で保持された計数値から前記計数回路で
計数中の値を順次減算する減算器と、前記カウントアッ
プ時の計数値よりも小さい数値の設定値と前記減算器出
力値とを比較し、後者が前者以下に達したときはアクテ
ィブ信号に代えてインアクティブ信号を出力する比較器
と、この減算器出力のアクティブ信号と前記垂直同期信
号とのＡＮＤ条件をとり、更に、ＡＮＤ出力と前記水平
同期信号とのＯＲ条件をとって複合同期信号を形成する
論理回路とを備えて成ることを特徴とする。SUMMARY OF THE INVENTION In order to achieve the above object, the structure of the present invention is a composite synchronizing signal for synthesizing a vertical synchronizing signal and a horizontal synchronizing signal to achieve vertical and horizontal synchronizing of a CRT display device. A circuit for generating a signal, wherein the vertical synchronizing signal and the horizontal synchronizing signal are each reset at each cycle of the horizontal synchronizing signal in a circuit synchronizing with the frequency-divided signal of the reference clock. A counting circuit that accumulates and counts a reference clock issued therein; a latch circuit that holds a count value of the counting circuit at the time of counting up until the next cycle of counting;
A subtractor for sequentially subtracting the value being counted by the counting circuit from the count value held by the latch circuit, and comparing the set value of a numerical value smaller than the counting value at the time of counting up with the output value of the subtractor. When the latter reaches the former or less, a comparator that outputs an inactive signal instead of the active signal, and an AND condition between the active signal of the output of the subtractor and the vertical synchronization signal are taken. A logic circuit for forming a composite synchronization signal by taking an OR condition with the horizontal synchronization signal.

【００１０】[0010]

【作用】ラッチ回路で保持された計数値から現在計数中
の値を減算していくことで、次の水平同期信号のアクテ
ィブ時（立ち上がり時）までの残りの基準クロック数を
表す信号が比較器に出力される。By subtracting the value currently being counted from the count value held by the latch circuit, a signal representing the number of reference clocks remaining until the next horizontal synchronizing signal is activated (rising) is converted to a comparator. Is output to

【００１１】比較器では減算器の出力値が設定値よりも
大きいときはアクティブ信号を出力し、設定値と一致あ
るいはそれ以下になったときはインアクティブ信号を出
力する。The comparator outputs an active signal when the output value of the subtractor is larger than the set value, and outputs an inactive signal when the output value matches or falls below the set value.

【００１２】この比較器の出力信号は、垂直同期パルス
とのＡＮＤがとられることで垂直同期信号のアクティブ
中のみ出力される。更に、このＡＮＤ出力と水平同期信
号とのＯＲがとられることで、垂直同期信号の休止期間
中は水平同期信号がそのまま重畳され、垂直同期信号の
アクティブ中は、その前縁位相が合成前の水平同期信号
の前縁位相と一致し、且つその後縁と次の前縁との間に
設定値で定まる一定のインアクティブ期間が設けられた
複合同期パルスが形成される。The output signal of the comparator is output only during the active state of the vertical synchronization signal by performing an AND operation with the vertical synchronization pulse. Further, the AND output and the horizontal synchronizing signal are ORed, so that the horizontal synchronizing signal is superimposed as it is during the pause period of the vertical synchronizing signal. A composite sync pulse is formed which coincides with the leading edge phase of the horizontal sync signal and has a fixed inactive period defined by the set value between the trailing edge and the next leading edge.

【００１３】これにより、ＣＲＴ表示装置の垂直同期が
乱れることなく、しかも水平同期も途切れることがない
複合同期信号が得られる。As a result, a composite synchronization signal can be obtained in which the vertical synchronization of the CRT display device is not disturbed and the horizontal synchronization is not interrupted.

【００１４】[0014]

【実施例】以下、図１ないし図３を参照して、本考案の
実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.

【００１５】図１は、本考案の一実施例に係る複合同期
信号発生回路の構成図であり、１は計数回路、２はラッ
チ回路、３は減算器、４は比較器、５はＡＮＤ回路、６
はＯＲ回路、VSYNCは垂直同期信号、HSYNCは水平同期信
号、CLKは基準クロックを示す。垂直同期信号VSYNC及び
水平同期信号HSYNCは、共に一定且つ短周期の基準クロ
ックCLKの分周信号に同期しており、更に、垂直同期信
号VSYNCは水平同期信号HSYNCの分周信号に同期している
ものとする。FIG. 1 is a block diagram of a composite synchronizing signal generating circuit according to an embodiment of the present invention, wherein 1 is a counting circuit, 2 is a latch circuit, 3 is a subtractor, 4 is a comparator, and 5 is an AND circuit. , 6
Represents an OR circuit, VSYNC represents a vertical synchronization signal, HSYNC represents a horizontal synchronization signal, and CLK represents a reference clock. The vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC are both synchronized with a constant and short-period divided signal of the reference clock CLK, and the vertical synchronizing signal VSYNC is synchronized with the frequency-divided signal of the horizontal synchronizing signal HSYNC. Shall be.

【００１６】また、図２は上記回路の動作タイミング図
であり、ａは計数回路１の出力信号、ｂはラッチ回路２
の出力信号、ｃは減算器３の出力信号、ｄは比較器４の
出力信号を示す。FIG. 2 is an operation timing chart of the above-mentioned circuit, wherein a is an output signal of the counting circuit 1, and b is a latch circuit 2.
, C indicates an output signal of the subtractor 3, and d indicates an output signal of the comparator 4.

【００１７】計数回路１は、水平同期信号HSYNCのイン
アクティブ期間、即ち水平同期パルスの休止期間を検出
する回路であり、例えば汎用のカウンタあるいはシフト
レジスタの組み合わせで構成する。具体的には、水平同
期パルスの立ち下がり後の最初のクロックCLKでリセッ
トを解除して、次の水平同期パルスの最初の立ち上がり
時まで、順次基準クロックの数ｍ（自然数）を蓄積計数
し、カウントアップ後にその計数値ａをラッチ回路２に
出力する。The counting circuit 1 is a circuit for detecting an inactive period of the horizontal synchronizing signal HSYNC, that is, a pause period of the horizontal synchronizing pulse, and is constituted by a combination of a general-purpose counter or a shift register, for example. Specifically, the reset is released at the first clock CLK after the falling of the horizontal synchronization pulse, and the number m (natural number) of the reference clocks is sequentially accumulated and counted until the first rising of the next horizontal synchronization pulse, After counting up, the count value a is output to the latch circuit 2.

【００１８】ラッチ回路２は、この計数値ａを次周期の
カウントアップ時まで保持する回路で、例えばレジスタ
の入力側に計数回路１の出力信号ａと水平同期信号HSYN
Cとを導いて構成している。ラッチ回路２の出力信号ｂ
は減算器３に導かれる。The latch circuit 2 is a circuit that holds the count value a until the next cycle counts up. For example, the output signal a of the count circuit 1 and the horizontal synchronizing signal HSYN are input to the input side of the register.
C and lead. Output signal b of latch circuit 2
Is led to the subtractor 3.

【００１９】減算器３では、ラッチ回路２の出力信号ｂ
から計数回路１の出力信号ａを順次減算する。これによ
り、次の水平同期パルスの立ち上がり時までの残りの基
準クロック数を表す信号ｃが比較器４に出力される。In the subtracter 3, the output signal b of the latch circuit 2
, The output signal a of the counting circuit 1 is sequentially subtracted. As a result, the signal c indicating the number of reference clocks remaining until the next horizontal synchronization pulse rises is output to the comparator 4.

【００２０】比較器４では、この減算器３の出力信号ｃ
と設定値ｎ（ｎはｍより小さい自然数）とを比較し、前
者が大きいときはアクティブ（例えばＨｉｇｈ）信号、
小さいときはインアクティブ（例えばＬｏｗ）信号ｄを
出力する。これにより、次の水平同期パルスが立ち上が
るｎ基準クロック前は、比較器４の出力信号ｄは必ずイ
ンアクティブ状態となる。In the comparator 4, the output signal c of the subtractor 3
And a set value n (n is a natural number smaller than m), and when the former is larger, an active (eg, High) signal;
When it is smaller, an inactive (for example, Low) signal d is output. Thus, the output signal d of the comparator 4 is always inactive before the n-th reference clock when the next horizontal synchronization pulse rises.

【００２１】なお、設定値ｎは、各水平同期パルス幅よ
りは条件の緩い設定で足りる。従って、これを固定値と
しても良く、可変値にするにしても、従来の回路（実願
平３−２２６３２号明細書）のシフトレジスタ４０のビ
ット長を可変するよりは少ないビットで設定可能とな
る。It is sufficient that the set value n is set with a condition that is less strict than each horizontal synchronization pulse width. Therefore, this may be a fixed value or a variable value, and it can be set with fewer bits than the bit length of the shift register 40 of the conventional circuit (the specification of Japanese Patent Application No. 3-22632). Become.

【００２２】比較器４の出力信号ｄは、ＡＮＤ回路５に
て垂直信号VSYNCとのＡＮＤがとられ、更に、ＯＲ回路
６にてＡＮＤ回路５の出力と水平同期信号HSYNCとのＯ
Ｒがとられる。これにより、図３に示すように、垂直同
期信号VSYNCの休止期間中は水平同期信号HSYNCのパルス
列がそのまま重畳され、垂直同期信号VSYNCのアクティ
ブ中、即ち垂直同期パルス発出中は、その前縁位相が合
成前の水平同期信号HSYNCのパルス列の前縁位相と一致
し、且つその後縁と次の前縁との間に設定値で定まる一
定のインアクティブ期間が設けられた複合同期パルスが
形成される。The output signal d of the comparator 4 is ANDed with the vertical signal VSYNC by the AND circuit 5, and the output signal of the AND circuit 5 is ORed with the horizontal synchronization signal HSYNC by the OR circuit 6.
R is taken. As a result, as shown in FIG. 3, the pulse train of the horizontal synchronizing signal HSYNC is superimposed as it is during the pause period of the vertical synchronizing signal VSYNC. Is the same as the leading edge phase of the pulse train of the horizontal synchronization signal HSYNC before synthesis, and a composite synchronization pulse is formed in which a constant inactive period determined by a set value is provided between the trailing edge and the next leading edge. .

【００２３】このようにして得られる複合同期信号CSYN
Cを用いれば、水平同期信号HSYNCが途切れることなく、
しかも垂直同期信号VSYNCも確保されるので、ＣＲＴ表
示画面に歪を生じさせることなく、安定した垂直および
水平同期をとることができる。また、内部基準同期信号
あるいはＶＦＯ装置内臓の有無を問わず、いかなる種類
のＣＲＴ表示装置にも用いることができる。The composite synchronizing signal CSYN obtained in this way
By using C, the horizontal synchronization signal HSYNC is not interrupted,
In addition, since the vertical synchronization signal VSYNC is also secured, stable vertical and horizontal synchronization can be achieved without causing distortion on the CRT display screen. Further, the present invention can be used for any type of CRT display device, with or without an internal reference synchronization signal or a built-in VFO device.

【００２４】なお、本実施例では垂直同期パルスおよび
水平同期パルスがＨｉｇｈ状態のときにアクティブとな
ることを前提に説明してきたが、各同期パルスがＬｏｗ
状態のときにアクティブになる場合にあっても本実施例
と同様の効果が得られる。Although the present embodiment has been described on the assumption that the vertical synchronization pulse and the horizontal synchronization pulse are active when in the High state, each synchronization pulse is Low.
The same effect as in the present embodiment can be obtained even when the active state is activated.

【００２５】また、本実施例では水平同期信号HSYNCの
インアクティブ期間のみを検出する構成について説明し
たが、計数回路１の設定を変え、水平同期信号HSYNCの
一周期を検出する構成にすることもできる。In this embodiment, the configuration for detecting only the inactive period of the horizontal synchronization signal HSYNC has been described. However, the configuration of the counting circuit 1 may be changed to detect one cycle of the horizontal synchronization signal HSYNC. it can.

【００２６】[0026]

【考案の効果】以上説明したように、本考案によれば、
垂直同期信号の発出前、中、後にわたって水平同期信号
が途切れることがなく、かつ、その位相が複合前のもの
に対してずれることもない複合同期信号が形成されるの
で、内部基準同期信号あるいはＶＦＯ装置内臓の有無を
問わず、いかなるＣＲＴ表示装置に対しても使用可能な
複合同期信号を発生させることができる。[Effects of the Invention] As described above, according to the present invention,
Before, during, and after the generation of the vertical synchronizing signal, the horizontal synchronizing signal is not interrupted, and a composite synchronizing signal whose phase is not shifted from that before the composite is formed, so that the internal reference synchronizing signal or A composite synchronizing signal that can be used for any CRT display device, with or without a VFO device, can be generated.

【００２７】しかも、本考案では、このような複合同期
信号を得るために、比較器に減算器出力との比較対象と
なる値を設定しているが、この設定値は水平同期パルス
幅よりは条件の緩い設定で足りるので、これを固定値と
しても良く、可変値にする場合であっても、従来の回路
のようにシフトレジスタのビット長を可変するよりは少
ないビットで足りる。従って、シフト量を調整する回路
よりは簡易な構成となり、また、シフト量を調整すると
いう手順を特に必要としないので、汎用性に優れた複合
同期信号を簡易に発生させることができる。Further, in the present invention, in order to obtain such a composite synchronizing signal, a value to be compared with the output of the subtractor is set in the comparator, but this set value is larger than the horizontal synchronizing pulse width. Since it is sufficient to set the condition loosely, it may be a fixed value, and even if it is a variable value, fewer bits are sufficient than changing the bit length of the shift register as in the conventional circuit. Therefore, the configuration is simpler than the circuit for adjusting the shift amount, and the procedure for adjusting the shift amount is not particularly required, so that a composite synchronization signal excellent in versatility can be easily generated.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本考案の一実施例に係る複合同期信号発生回路
の構成図である。FIG. 1 is a configuration diagram of a composite synchronization signal generating circuit according to an embodiment of the present invention.

【図２】本実施例に係る複合同期信号発生回路の動作タ
イミング図である。FIG. 2 is an operation timing chart of the composite synchronization signal generating circuit according to the embodiment.

【図３】本実施例により得られる複合同期信号のタイミ
ング説明図である。FIG. 3 is an explanatory diagram of a timing of a composite synchronization signal obtained according to the embodiment.

【図４】従来の複合同期信号発生回路の構成図である。FIG. 4 is a configuration diagram of a conventional composite synchronization signal generation circuit.

【図５】従来の複合同期信号発生回路の動作タイミング
図である。FIG. 5 is an operation timing chart of the conventional composite synchronization signal generation circuit.

【符号の説明】[Explanation of symbols]

１…カウンタ（計数回路）、２…ラッチ回路、３…減算
器、４…比較器。５…ＡＮＤ回路、６…ＯＲ回路、VSYN
C…垂直同期信号、HSYNC…水平同期信号、CSYNC…複合
同期信号。1 ... Counter (counting circuit), 2 ... Latch circuit, 3 ... Subtractor, 4 ... Comparator. 5 AND circuit, 6 OR circuit, VSYN
C: vertical synchronization signal, HSYNC: horizontal synchronization signal, CSYNC: composite synchronization signal.

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項１】 垂直同期信号と水平同期信号とを合成し
てＣＲＴ表示装置の垂直及び水平同期をとるための一つ
の複合同期信号を発生する回路であって、これら垂直同
期信号及び水平同期信号は一定周期の基準クロックの分
周信号と同期する回路において、 水平同期信号の一周期毎にリセットされ、少なくとも各
水平同期信号のインアクティブ期間中に発出される基準
クロックを蓄積計数する計数回路と、 この計数回路のカウントアップ時の計数値を次周期のカ
ウントアップ時まで保持するラッチ回路と、 このラッチ回路で保持された計数値から前記計数回路で
計数中の値を順次減算する減算器と、 前記カウントアップ時の計数値よりも小さい数値の設定
値と前記減算器出力値とを比較し、後者が前者以下に達
したときはアクティブ信号に代えてインアクティブ信号
を出力する比較器と、 この減算器出力のアクティブ信号と前記垂直同期信号と
のＡＮＤ条件をとり、更に、ＡＮＤ出力と前記水平同期
信号とのＯＲ条件をとって複合同期信号を形成する論理
回路とを備えて成ることを特徴とするＣＲＴ表示装置の
複合同期信号発生回路。1. A circuit for synthesizing a vertical synchronizing signal and a horizontal synchronizing signal to generate one composite synchronizing signal for vertical and horizontal synchronizing of a CRT display device. Is a circuit that synchronizes with the frequency-divided signal of the reference clock having a fixed period, and a counting circuit that is reset every period of the horizontal synchronization signal and accumulates and counts at least the reference clock generated during the inactive period of each horizontal synchronization signal. A latch circuit for holding the count value of the counting circuit at the time of counting up until the next cycle of counting; a subtractor for sequentially subtracting the value being counted by the counting circuit from the count value held by the latch circuit. Compare the set value of the numerical value smaller than the count value at the time of the count up and the output value of the subtractor, when the latter has reached the former or less, the active signal A comparator for outputting an inactive signal; an AND condition between the active signal of the output of the subtractor and the vertical synchronizing signal; and an OR condition of an AND output and the horizontal synchronizing signal to obtain a composite synchronizing signal. A composite synchronizing signal generation circuit for a CRT display device, comprising: a logic circuit to be formed.