JPS6275998A - Rom writing device - Google Patents

Abstract

PURPOSE:To shorten a writing time to plural ROM systems by providing a data writing unit and a host control part controlling it with respect to respective ROM elements to obtain a writing device and individually operating the writing unit without relating to other writing units. CONSTITUTION:A host system 1 to which an external memory device 4 such as a floppy, a CRT display unit 5 and an input device 6 are connected, is composed of a CPU, a memory and an input and output interface. Writing units 21-2n consisting of a communication interface, a CPU, a memory and an I/O buffer are respectively connected to the host system 1 by using a communication cable 3 and to the respective writing units, ROM systems 71-7n consisting of ROM elements are respectively connected. Thus, the writing units 21-2n to the systems 71-7n are respectively independent, a writing time is shortened and the separate data can be simultaneously written.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ
）書き込み装置に係り、特に基板に実装されたＲＯＭの
複式 数の素子に同一データを書き込むために好適なＲＯＭ書
き込み装置に関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention is directed to a ROM (Read Only Memory).
) The present invention relates to a writing device, and in particular to a ROM writing device suitable for writing the same data to a plurality of elements of a ROM mounted on a board.

〔発明の背景〕[Background of the invention]

従来、ＲＯＭにデータを書き込む場合、ＲＯＭ素子単体
に書き込むことが一般的であった。これに対し、回路動
作の信頼性確保や作業性の面から複数のＲＯＭ素子を基
板に実装した状態で書き込むことが要求されるようにな
ってきた。この場合書き込むべきメモリ容量が増大して
書き込み時間が長時間となる。Conventionally, when writing data to a ROM, it has been common to write data to a single ROM element. On the other hand, from the viewpoint of ensuring reliability of circuit operation and workability, it has become necessary to write data with a plurality of ROM elements mounted on a substrate. In this case, the memory capacity to be written increases and the writing time becomes long.

大容量のＲＯＭ素子に短時間でデータを書き込む方法と
しては、１つのアドレスに短かい書き込みパルス（パル
ス幅１ｍｓ程度）を送った後、データを読み出して正し
く書けたかどうかを判断しくベリファイという）、書け
ていなければ書けるまで書き込み、ベリファイを繰り返
す方法が提案されている。この方法により、各アドレス
に対して必要最小の書き込み時間に書き込みを行うこと
ができるが、各アドレスによりこの最小書き込み時間が
異なるほか、Ｒ，ＯＭ素子によってもばらつくため、複
数のシステムに同時にデータを書き込む場合、各アドレ
ス毎にシステムへの書き込み時間の最大値が必要になる
〔後述する第５図（ａ）参照〕 〔発明の目的〕 本発明は上記に鑑みてなされたもので、その目的とする
ところは、基板に実装されたＲＯＭの複数の基板に同時
にデータを効率よく書き込むことができるＲＯＭ書き込
み装置を提供することにある。A method of writing data in a large capacity ROM element in a short time is to send a short write pulse (pulse width of about 1 ms) to one address and then read the data to determine whether it was written correctly (this is called verification). If the data cannot be written, a method has been proposed in which the data is written and verified until it is written. With this method, it is possible to write to each address in the minimum required writing time, but this minimum writing time differs depending on each address and also varies depending on the R and OM elements, so data can be written to multiple systems at the same time. When writing, the maximum writing time to the system is required for each address [see Figure 5 (a) described below] [Object of the Invention] The present invention has been made in view of the above, and achieves the object and the purpose. The object of the present invention is to provide a ROM writing device that can simultaneously and efficiently write data to a plurality of ROM boards mounted on a board.

〔発明の概要〕[Summary of the invention]

本発明の特徴は、各ＲＯＭ素子にそれぞれデータを書き
込む各書き込みユニットは、他の書き込みユニットと無
関係に独立動作する構成とした点にある。A feature of the present invention is that each write unit that writes data to each ROM element operates independently without relation to other write units.

〔発明の実施例〕[Embodiments of the invention]

以下本発明を第１図〜第４図に示した実施例および第５
図を用いて詳細な説明する。Examples of the present invention shown in FIGS. 1 to 4 and 5
A detailed explanation will be given using figures.

第１図は本発明のＲＯＭ書き込み装置の一実施例を示す
システム構成図である。第１図において、１はＣＰＵ、
メモリ、入出力インタフェースなどからなるホストシス
テム、２１〜２ｎはそれぞれ通信インタフェース、ＣＰ
Ｕ、メモリ、１１０バツフアなどからなる書き込みユニ
ットで、各書き込みユニット２１〜２ｎを制御するホス
トシステム１と各書き込みユニット２１〜２ｎとはプロ
グラムやデータを転送するために通信ケーブル３で接続
しである。なお、ホストシステム１．は外部記憶袋Ｗ（
フロッピー）４９表示器（ＣＲＴ）５゜入力装置６に接
続してあり、各書き込みユニット２１〜２ｎはそれぞれ
書き込み対象となる基板に実装されたＲＯＭ素子からな
るＲＯＭシステム７１〜７ｎに接続しである。そして、
ホストシステム１は各書き込みユニット２１〜２ｎを制
御するためのものである。FIG. 1 is a system configuration diagram showing an embodiment of the ROM writing device of the present invention. In FIG. 1, 1 is a CPU,
A host system consisting of memory, input/output interfaces, etc. 21 to 2n are communication interfaces and CP, respectively.
A host system 1 that controls each writing unit 21 to 2n is connected to a host system 1 that controls each writing unit 21 to 2n by a communication cable 3 in order to transfer programs and data. . Note that host system 1. is an external memory bag W (
A floppy) 49 display (CRT) 5° is connected to the input device 6, and each writing unit 21-2n is connected to a ROM system 71-7n consisting of a ROM element mounted on a board to be written. . and,
The host system 1 is for controlling each write unit 21 to 2n.

第２図は第１図のホストシステムの一実施例を示す機能
ブロック図であり、ホストシステム１はＣＰ　Ｕ　１．
　ａ　、メモリｌｂ、通信インタフェース１ｃおよびデ
コーダ１ｄよりなり、ＣＰ　Ｕ　ｉ　ａ　。FIG. 2 is a functional block diagram showing an embodiment of the host system shown in FIG. 1, and the host system 1 includes CPU 1.
a, a memory lb, a communication interface 1c, and a decoder 1d, and the CPU ia.

メモリ１ｂおよびデコーダ〕ｄとはアドレスバス］ｅで
接続してあり、また、ＣＰ　Ｕ　１．　ａ　、通信イン
タフェース１ｃおよび外部記憶装置４１表示器５、入力
装置６とはデータバス１ｆで接続してあり、通信インタ
フェース］Ｃより第１図の各書き込みユニット２１〜２
ｎ句通信データや制御信号を出力するようになっている
。The memory 1b and the decoder]d are connected by an address bus]e, and the CPU 1. a, the communication interface 1c, the external storage device 41, the display 5, and the input device 6 are connected by a data bus 1f, and each writing unit 21 to 2 in FIG.
It is designed to output n-phrase communication data and control signals.

第３図は第１図の各書き込みユニット２１〜２ｎの一実
施例を示す機能ブロック図であり、２ａは通信バッファ
、２ｂはＣＰＵ、２ｃはゲート。FIG. 3 is a functional block diagram showing an embodiment of each of the writing units 21 to 2n in FIG. 1, in which 2a is a communication buffer, 2b is a CPU, and 2c is a gate.

２ｄはＲＡ、Ｍ　（Ｒａ會ｎｄａｍ　Ａｃ５ｅｓ　Ｍｅ
ｍｏｒｙ）　、　２　ｅはＲＯＭ、２ｆはデコーダｒ　
２ｇｔ　２１ｔ　２Ｊはラッチ回路、２ｈ、２にはバッ
ファで、これらはアドレス２Ｑ、データバス２ｍで図示
のように接続しである。なお、２ｎは電圧発生器である
。そして、ラッチ回路２ｇより応答するＲ、　ＯＭシス
テム７喋に書き込みデータを送り、ラッチ回路２ｊより
直接あるいはラッチ回路２ｊとバッファ２によりデータ
セレクタ２ｏを介して書き込みアドレスを送る。2d is RA, M (Rakaindam Ac5es Me
mory), 2e is ROM, 2f is decoder r
2gt 21t 2J are latch circuits, 2h and 2 are buffers, and these are connected as shown in the figure by an address 2Q and a data bus 2m. Note that 2n is a voltage generator. Then, the latch circuit 2g sends the write data to the responding R, OM system 7, and the latch circuit 2j sends the write address directly or via the data selector 2o by the latch circuit 2j and the buffer 2.

次に、本発明のＲＯＭ書き込み装置における動作を同一
種類ＲＯＭシステム７１に同一データを書き込む場合に
ついて、本発明のＲＯＭ書き込み装置における処理フロ
ーの一実施例を示すフローチャートである第４図を参照
しながら説明する。Next, regarding the operation of the ROM writing device of the present invention when writing the same data to the same type ROM system 71, referring to FIG. 4 which is a flowchart showing an example of the processing flow in the ROM writing device of the present invention. explain.

まず、ホストシステム１において、ディスクやテープな
どの外部記憶装置４から書き込み動作制御プログラムお
よび書き込みデータを取り込んで用意する。用意された
書き込み動作制御プログラムおよび書き込みデータは、
各書き込みユニット２１〜２ｆｌに転送し、その後、各
書き込みユニット２１〜２ｎに対して書き込み開始指令
を出力する。これにより各書き込みユニット２１〜２ｎ
は、独自に保有しているコントローラ（第３図のＣＰＵ
２姦）にしたがい、データを対応するＲＯＭシステム７
１〜７ｎのＲＯＭに書き込んでいく。あるアドレスにデ
ータを書き込む場合に必要な時間は、各ＲＯＭシステム
７１〜７ｎによりまちまちで、これを全ＲＯＭシステム
７１〜７ｎにデータを書き込んでから次のアドレスに書
き込んで行くと、各ＲＯＭシステムのデータ書き込み時
間の流れを示す第５図（ａ）に示すように、早く書き込
す了したＲＯＭシステムにおいて待ち時間ｔｗを生じる
。これに対して、本発明においては、第５図（ｂ）に示
すように、各ＲＯＭシステムが独立に書き込み動作を行
うようにしたため、次のアドレスに移行するときの待ち
時間がなくなり、書き込み時間を短縮することができる
。First, the host system 1 imports and prepares a write operation control program and write data from an external storage device 4 such as a disk or tape. The prepared write operation control program and write data are
The data is transferred to each writing unit 21 to 2fl, and then a writing start command is output to each writing unit 21 to 2n. As a result, each writing unit 21 to 2n
is an independently owned controller (CPU in Figure 3)
2), the ROM system 7 corresponding to the data
Write to ROM 1 to 7n. The time required to write data to a certain address varies depending on each ROM system 71 to 7n, and if you write data to all ROM systems 71 to 7n and then write to the next address, the time required for each ROM system will vary. As shown in FIG. 5(a), which shows the flow of data writing time, a waiting time tw occurs in a ROM system in which writing is completed early. In contrast, in the present invention, as shown in FIG. 5(b), each ROM system performs the write operation independently, so there is no waiting time when moving to the next address, and the write time is reduced. can be shortened.

次に、これを数式を用いて説明する。いま、ｔ１ｊ′＆
ＲＯＭシステム７５のアドレスｊに書き込むのに必要な
時間、ｔ＋ｍａｙをＲＯＭシステム７１〜７ｎの中でア
ドレスｊに書き込むのに必要な時間の最大値、ｒを１つ
のアドレスに書き込むのに必要な時間の平均値、ＴＩを
ＲＯＭシステム７１に全データを書き込むのに必要な時
間とすると、第５図（ａ）の場合は、 となり、各書き込みシステムともほぼ同時に書き込みを
終了し、その時間ｔ　（ａ）は、Ｔ（ａ）＝Σ　（ｔ　
ａ、ａ、）　　　　　　　　　　・（２）ｊ；０ で与えられるに れに対して第５図（ｂ）の場合は、 Ｔｉ”Σ　ｔｉｊ　　　　　　　　　・・・（３）ｊ＝
１ であるが、系計的には、 ＴＩ＝Ｍ−ｔ　　　　　　　　　　・・・（４）であり
、各ＲＯＭシステムともほぼ同時に書き込みを終了する
。その時間ｔ　（ｂ）は、Ｔ（ｂ）”　Σｔ　ｔａ＝Ｍ
−ｔ　　　　　　−（５）ｊ＝０ で与えられる。ところで、 ｔｌＪ≦　ｔ　ａｍａｘ　　　　　　　　　　　　　　
　　　　　　　　’・・（６）であるから、第５図（ａ
）と（ｂ）での書き込み時間の間には、 ’ｒ　（ａ）≧’ｒ　（ｂ）　　　　　　　　　　　・
・・（７）の関係があることがわかる。Next, this will be explained using mathematical formulas. Now, t1j′&
The time required to write to address j in the ROM system 75, the maximum value of the time required to write t+may to address j in the ROM systems 71 to 7n, and the time required to write r to one address. If the average value, TI, is the time required to write all data to the ROM system 71, then in the case of FIG. is T(a)=Σ(t
a, a, ) ・(2) j; 0 In the case of Fig. 5(b), Ti”Σ tij ...(3) j=
1, but from a systematic perspective, TI=M-t (4), and each ROM system finishes writing almost at the same time. The time t (b) is T(b)” Σt ta=M
−t −(5)j=0. By the way, tlJ≦t amax
'...(6), so Figure 5(a
) and (b), 'r (a)≧'r (b) ・
...It can be seen that there is the relationship (7).

次に、以上のことを第４図を用いて詳細に説明する。ホ
ストシステム１側においては、ステップＳ１においてセ
ルフチェック（メモリチェック）を行い、ステップＳ２
でセルフチェックの結果表示を行い、ステップＳ３でシ
ステムプログラムのロードを行い、ステップＳ４で各書
き込みユニットへ動作制御プログラムの転送を行い、ス
テップＳ５で書き込みデータのロードを行い、ステップ
Ｓ６で各書き込みユニットへ書き込み用データの転送を
を行い、ステップＳ７で各書き込みユニットへ書き込み
開始指令を送出し、各書き込みユニット７１〜７ｎ側で
は、それぞれ独自にステップＭ１でセルフチェック（メ
モリチェック、Ｖ　ｃ　ｃ　。Next, the above will be explained in detail using FIG. 4. On the host system 1 side, a self-check (memory check) is performed in step S1, and a self-check (memory check) is performed in step S2.
Displays the self-check results in step S3, loads the system program in step S4, transfers the operation control program to each writing unit in step S4, loads write data in step S5, and loads the system program in step S6. In step S7, a write start command is sent to each write unit. Each of the write units 71 to 7n independently performs a self-check (memory check, Vcc) in step M1.

Ｖｐｐ電圧チェック）を行い、ステップＭ２でセルフチ
ェック結果をホストシステム１側のステップＳ２に送信
し、ステップＭ３でホストシステム１側のステップＳ４
からの動作制御プログラムを受信し、また、ステップＭ
４ではステップＳ６からの書き込み用データを受信し、
ステップＭ５で書き込みを実行し、ステップＭ６で終了
コマンドをホストシステム１側に送信する。Vpp voltage check), the self-check result is sent to step S2 on the host system 1 side in step M2, and the self-check result is sent to step S4 on the host system 1 side in step M3.
and step M.
4 receives the write data from step S6,
Writing is executed in step M5, and an end command is sent to the host system 1 in step M6.

以上説明した本発明の実施例によれば、（１）各書き込
みユニット２１〜２ｎに別々にデータを転送するように
したので、別々のデータを同時に書き込むことができる
。According to the embodiment of the present invention described above, (1) data is transferred to each write unit 21 to 2n separately, so different data can be written at the same time.

（２）異なるメモリ構成をもつＲＯＭシステムに対して
は、それぞれに対応するデータ書き込み制御プログラム
をそれに対応する書き込みユニットに転送することによ
り書き込みを実行できるので、異なる構成のＲＯＭシス
テムに別々のデータを同時に書き込むことができる。(2) Writing can be performed for ROM systems with different memory configurations by transferring the corresponding data write control program to the corresponding write unit, so different data can be written to ROM systems with different configurations. Can be written at the same time.

（３）書き込み不良が起ったＲＯＭシステムに対しては
、その書き込みユニットのみの動作を停止して、他の書
き込みユニットは書き込み続行させることができる。(3) For a ROM system in which a writing failure has occurred, the operation of only that writing unit can be stopped, while other writing units can continue writing.

（４）平均的書き込み時間を短縮することができる。(4) Average writing time can be shortened.

という利点がある。There is an advantage.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、複数の閥 ＲＯＭシステムに対する書き込み契間を短縮することが
でき、かつ、別々のＲＯＭシステムに別々のデータを同
時に書き込むことができるという効果がある。As described above, according to the present invention, it is possible to shorten the writing period for multiple ROM systems, and it is possible to simultaneously write different data to different ROM systems.

図面の簡単な説明 第１図は本発明のＲＯＭ書き埼み装置の一実施例を示す
システム構成図、第２図は第１図のホストシステムの一
実施例を示す機能ブロック図、第３図は第１図の各書き
込みユニットの一実施例を示す機能ブロック図、第４図
は本発明のＲＯＭ書き込み装置における処理フローの一
実施例を示すフローチャート、第５図はＲＯＭシステム
のデータ書き込み時間の流れを示す図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a system configuration diagram showing an embodiment of the ROM writing device of the present invention, FIG. 2 is a functional block diagram showing an embodiment of the host system of FIG. 1, and FIG. 1 is a functional block diagram showing an embodiment of each write unit in FIG. 1, FIG. 4 is a flowchart showing an embodiment of the processing flow in the ROM writing device of the present invention, and FIG. 5 is a diagram showing the data writing time of the ROM system. It is a diagram showing a flow.

１・・・ホストシステム、１ａ・・・ＣＰＵ、ｌｂ・・
・メモリ、１ｃ・・・通信インタフェース、１ｄ・・・
デコーダ、２１〜２ｎ・・・書き込みユニット、２ａ・
・・通信バッファ、２　ｂ　・ＣＰ　Ｕ、２　ｃ−ゲー
ト、２　ｄ−ＲＡＭ、２ｄ・・・ＲＯＭ、２ｆ・・・デ
コーダ、２ｇ、２ｉ。1...Host system, 1a...CPU, lb...
・Memory, 1c...Communication interface, 1d...
Decoder, 21-2n...Writing unit, 2a.
...Communication buffer, 2b, CPU, 2c-gate, 2d-RAM, 2d, ROM, 2f, decoder, 2g, 2i.

２ｊ・・・ラッチ回路、２ｈ、２ｋ・・・バッファ、３
・・・通信ケーブル、４・・・外部記憶装置、７１〜７
ｎ・・・第４Ｚ2j...Latch circuit, 2h, 2k...Buffer, 3
...Communication cable, 4...External storage device, 71-7
n...4th Z

Claims (1)

【特許請求の範囲】 １、各ＲＯＭ素子にそれぞれデータを書き込む書き込み
ユニットと、複数の前記書き込みユニットを制御するホ
スト制御部とからなるＲＯＭ書き込み装置において、前
記書き込みユニットは、他の書き込みユニットと無関係
に独立動作する構成としてあることを特徴とするＲＯＭ
書き込み装置。 ２、前記ホスト制御部は、前記各書き込みユニット毎に
当該書き込みユニットの動作プログラムを転送して動作
させる構成としてある特許請求の範囲第１項記載のＲＯ
Ｍ書き込み装置。 ３、前記ホスト制御部は、前記各書き込みユニット毎に
書き込みデータを転送して動作させる構成としてある特
許請求の範囲第１項または第２項記載のＲＯＭ書き込み
装置。[Claims] 1. In a ROM writing device comprising a writing unit that writes data to each ROM element, and a host control unit that controls a plurality of the writing units, the writing unit is independent of other writing units. A ROM characterized in that it is configured to operate independently.
writing device. 2. The RO according to claim 1, wherein the host control unit is configured to transfer and operate an operation program of the write unit for each write unit.
M writing device. 3. The ROM writing device according to claim 1 or 2, wherein the host control section is configured to transfer write data to each write unit and operate it.