JPS6275839A - 波及的けた上げ加算器用加算器セル - Google Patents
波及的けた上げ加算器用加算器セルInfo
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- JPS6275839A JPS6275839A JP61229470A JP22947086A JPS6275839A JP S6275839 A JPS6275839 A JP S6275839A JP 61229470 A JP61229470 A JP 61229470A JP 22947086 A JP22947086 A JP 22947086A JP S6275839 A JPS6275839 A JP S6275839A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯ３技術による波及的けた上げ加算器用
の加算器セルであって、けた上げ入力端信号の評価のた
め、和形成のため、およびけた上げ形成のため、２つの
変数に対する１つのゲート装置を有し、２つの変数のう
ちの一方の変数および１つのけた上げ入力端信号に対す
るそれぞれ１つの入力端子と、１つの和信号および１つ
のけた上げ出力端信号に対するそれぞれ１つの出力端子
とが設けられている加算器セルに関する。
の加算器セルであって、けた上げ入力端信号の評価のた
め、和形成のため、およびけた上げ形成のため、２つの
変数に対する１つのゲート装置を有し、２つの変数のう
ちの一方の変数および１つのけた上げ入力端信号に対す
るそれぞれ１つの入力端子と、１つの和信号および１つ
のけた上げ出力端信号に対するそれぞれ１つの出力端子
とが設けられている加算器セルに関する。
多数のディジタル論理回路、たとえばディジタルフィル
タ、信号プロセッサおよびマイク、ロプロセソサでは加
算器が必要とされる。このような加算器の最も簡単な原
理は、生じている１つのけたが直列にそれぞれ下位ビッ
トに対する１つの加算器セルからそれぞれ上位ビットに
対する１つの加算器セルへけた上げされる“波及的けた
上げ（Ｒｉｐｐｉｅ Ｃａｒｒｙ）”法である。その際
、けた上げ信号の通過時間がほぼ加算時間を決定する。
タ、信号プロセッサおよびマイク、ロプロセソサでは加
算器が必要とされる。このような加算器の最も簡単な原
理は、生じている１つのけたが直列にそれぞれ下位ビッ
トに対する１つの加算器セルからそれぞれ上位ビットに
対する１つの加算器セルへけた上げされる“波及的けた
上げ（Ｒｉｐｐｉｅ Ｃａｒｒｙ）”法である。その際
、けた上げ信号の通過時間がほぼ加算時間を決定する。
たとえば公知の“先取りけた上げ（Ｃａｒｒｙ−Ｌｏｏ
ｋ−＾ｈｓａｄ） ”法のような一層費用のかかる加算
器原理も“波及的けた上げ”法を要素として構成される
。
ｋ−＾ｈｓａｄ） ”法のような一層費用のかかる加算
器原理も“波及的けた上げ”法を要素として構成される
。
冒頭に記載したｆｔｉの加算器セルはたとえばバー・ヴ
アイス（Ｈ，Ｗｅｉｓｓ） 、カー・ホーニンガー（Ｋ
。
アイス（Ｈ，Ｗｅｉｓｓ） 、カー・ホーニンガー（Ｋ
。
Ｈｏｒｎｉｎｇｅｒ）著「集積ＭＯ３回路（Ｉｎｔｅｇ
ｒｉｅｒｔｅ ＭＯＭＯＳ−３ｃｈａｌｔｕｎ Ｊ 、
スブリンガー出版（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）
、ベルリンーハイデルベルグー二二一ヨーク（１９８
２年）第１８８〜１９４頁から公知である。公知の加算
器セルには、このような加算器セルにより構成された演
算装置の全計算時間に対して時間的に臨界的であるけた
上げ枝路のなかに比較的多数のゲートが挿入されており
、かつ（または）けた上げ枝路のなかに挿入されている
ゲートが組合わせゲートの構成部分であるという欠点が
ある。前者の場合には、直列に接続されているゲートの
数がけた上げ信号の通過時間に不利に作用する。後者の
場合には、場合によっては追加的に、けた上げ出力端の
キャパシタンスの充電が、組合わせゲートの構成部分と
して構成されたゲートの比較的高い抵抗に基づいて必要
な立ち上がり時間で行われないという事実が不利に作用
する。
ｒｉｅｒｔｅ ＭＯＭＯＳ−３ｃｈａｌｔｕｎ Ｊ 、
スブリンガー出版（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）
、ベルリンーハイデルベルグー二二一ヨーク（１９８
２年）第１８８〜１９４頁から公知である。公知の加算
器セルには、このような加算器セルにより構成された演
算装置の全計算時間に対して時間的に臨界的であるけた
上げ枝路のなかに比較的多数のゲートが挿入されており
、かつ（または）けた上げ枝路のなかに挿入されている
ゲートが組合わせゲートの構成部分であるという欠点が
ある。前者の場合には、直列に接続されているゲートの
数がけた上げ信号の通過時間に不利に作用する。後者の
場合には、場合によっては追加的に、けた上げ出力端の
キャパシタンスの充電が、組合わせゲートの構成部分と
して構成されたゲートの比較的高い抵抗に基づいて必要
な立ち上がり時間で行われないという事実が不利に作用
する。
本発明の目的は、冒頭に記載した種類の加算器セルであ
って、けた上げ枝路に関する公知の加算器セルの欠点が
有効に回避され、またゲート装置に対するトランジスタ
費用が顕著に減ぜられ、従って全体として占有面積が縮
小される加算器セルを提供することである。
って、けた上げ枝路に関する公知の加算器セルの欠点が
有効に回避され、またゲート装置に対するトランジスタ
費用が顕著に減ぜられ、従って全体として占有面積が縮
小される加算器セルを提供することである。
この目的は、本発明によれば、特許請求の範囲第１項お
よび第３項に記載の加算器セルにより達成される。
よび第３項に記載の加算器セルにより達成される。
本発明の有利な実施態様は特許請求の範囲第２項および
第４項にあげられている。
第４項にあげられている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図に示されているように、本発明の第１の実施例に
よる加算器セルは、けた上げ入力端信号の評価のため、
和形成のため、およびけた上げ形成のため、２つの変数
に対する１つのゲート装置を有し、２つの変数のうちの
一方の変数および１つのけた上げ入力端信号に対するそ
れぞれ１つの入力端子と、１つの和信号および１つのけ
た上げ出力端信号に対するそれぞれ１つの出力端子とが
設けられている。ゲート装置は、けた上げ出力端のキャ
パシタンスの充電が２つのトランジスタゲート３．７ま
たは４．８の直列回路を経て供給電圧源から行われるよ
うに形成されており、その際にこれらのトランジスタゲ
ート３．７または４．８は１つの組合わせゲートのなか
に含まれておらず、従ってトランジスタゲートのうちの
一方のトランジスタゲート３または４、すなわち時間的
に臨界的なけた上げ枝路のなかに挿入されていないドラ
イブ・インバータはレイアウト・ジオメトリーによる制
限なしに後続の他方のトランジスタゲート７または８、
すなわち後続の転送ゲートよりもはるかに低抵抗に設定
可能である。図示されている回路装置では、変数Ａ、Ｂ
に対する両入力端子はそれぞれナンドゲート１およびノ
アゲート２の第１の入力端または第２の入力端と接続さ
れている。ナンドゲート１の出力端は、インバータとし
て作用する一方のトランジスタゲート３の入力端および
別のナンドゲート５の第１の入力端と接続されている。
よる加算器セルは、けた上げ入力端信号の評価のため、
和形成のため、およびけた上げ形成のため、２つの変数
に対する１つのゲート装置を有し、２つの変数のうちの
一方の変数および１つのけた上げ入力端信号に対するそ
れぞれ１つの入力端子と、１つの和信号および１つのけ
た上げ出力端信号に対するそれぞれ１つの出力端子とが
設けられている。ゲート装置は、けた上げ出力端のキャ
パシタンスの充電が２つのトランジスタゲート３．７ま
たは４．８の直列回路を経て供給電圧源から行われるよ
うに形成されており、その際にこれらのトランジスタゲ
ート３．７または４．８は１つの組合わせゲートのなか
に含まれておらず、従ってトランジスタゲートのうちの
一方のトランジスタゲート３または４、すなわち時間的
に臨界的なけた上げ枝路のなかに挿入されていないドラ
イブ・インバータはレイアウト・ジオメトリーによる制
限なしに後続の他方のトランジスタゲート７または８、
すなわち後続の転送ゲートよりもはるかに低抵抗に設定
可能である。図示されている回路装置では、変数Ａ、Ｂ
に対する両入力端子はそれぞれナンドゲート１およびノ
アゲート２の第１の入力端または第２の入力端と接続さ
れている。ナンドゲート１の出力端は、インバータとし
て作用する一方のトランジスタゲート３の入力端および
別のナンドゲート５の第１の入力端と接続されている。
ノアゲート２の出力端は、インバータとして作用する他
方のトランジスタゲート４の入力端と接続されている。
方のトランジスタゲート４の入力端と接続されている。
一方のトランジスタゲート３の出力端は、ｐチャネル−
ＦＥＴとして構成されており転送ゲートとして作用する
一方のトランジスタゲート７のソース電極と接続されて
いる。インバータとして作用する他方のトランジスタゲ
ート４の出力端は、ｎチャネル−ＦＥＴとして構成され
ており転送ゲートとして作用する他方のトランジスタゲ
ート８のソース電極と、また別のナンドゲート５の第２
の入力端と接続されている。転送ゲートとして作用する
両トランジスタゲート７．８のドレイン電極がそれぞれ
けた上げ出力信号Ｃ３ｕｔに対する出力端子と接続され
ている。別のナンドゲート５の出力端は、ｎチャネル−
ＦＥＴとして構成されており転送ゲートとして作用する
別のトランジスタゲート９のソース電極と、またインバ
ータとして作用する別のトランジスタゲート６の入力端
と接続されている。このインバータとして作用する別の
トランジスタゲート６の出力端は、ｐチャネル−ＦＥＴ
として構成されており転送ゲートとして作用する別のト
ランジスタゲート１０のソース電極と接続されている。
ＦＥＴとして構成されており転送ゲートとして作用する
一方のトランジスタゲート７のソース電極と接続されて
いる。インバータとして作用する他方のトランジスタゲ
ート４の出力端は、ｎチャネル−ＦＥＴとして構成され
ており転送ゲートとして作用する他方のトランジスタゲ
ート８のソース電極と、また別のナンドゲート５の第２
の入力端と接続されている。転送ゲートとして作用する
両トランジスタゲート７．８のドレイン電極がそれぞれ
けた上げ出力信号Ｃ３ｕｔに対する出力端子と接続され
ている。別のナンドゲート５の出力端は、ｎチャネル−
ＦＥＴとして構成されており転送ゲートとして作用する
別のトランジスタゲート９のソース電極と、またインバ
ータとして作用する別のトランジスタゲート６の入力端
と接続されている。このインバータとして作用する別の
トランジスタゲート６の出力端は、ｐチャネル−ＦＥＴ
として構成されており転送ゲートとして作用する別のト
ランジスタゲート１０のソース電極と接続されている。
転送ゲートとして作用する両トランジスタゲート９．１
０のドレイン電極はそれぞれ和信号Ｓに対する出力端子
と接続されている。転送ゲートとして作用するすべての
トランジスタゲート７．８．９．１０のゲート電極がそ
れぞれけた上げ入力端信号Ｃ１ｎに対する入力端子と接
続されている。
０のドレイン電極はそれぞれ和信号Ｓに対する出力端子
と接続されている。転送ゲートとして作用するすべての
トランジスタゲート７．８．９．１０のゲート電極がそ
れぞれけた上げ入力端信号Ｃ１ｎに対する入力端子と接
続されている。
この回路装置で必要とされるトランジスタは２２個であ
り、このことはたとえば２８個のトランジスタを必要と
する公知の加算器セルの回路にくらべて顕著な節減を意
味する。けた上げ出力端のキャパシタンスの充電は、公
知の原理の場合のように、２つのトランジスタゲートの
直列回路を介して供給電圧源から行われる。しかし、こ
れらのゲートは公知の原理の場合と異なり１つの組合わ
せゲートのなかに含まれていないので、時間的に臨界的
なけた上げ枝路のなかに配置されていないドライブ・イ
ンバータが後続の転送ゲートよりもはるかに低抵抗に、
またレイアウト・ジオメトリーの際の回能なしに設計さ
れ得る。負荷キャパシタンスとして本質的に４つのトラ
ンジスタゲートが充放電されなければならず、このこと
は２８個のトランジスタを有する公知の加算器セルに相
当する。
り、このことはたとえば２８個のトランジスタを必要と
する公知の加算器セルの回路にくらべて顕著な節減を意
味する。けた上げ出力端のキャパシタンスの充電は、公
知の原理の場合のように、２つのトランジスタゲートの
直列回路を介して供給電圧源から行われる。しかし、こ
れらのゲートは公知の原理の場合と異なり１つの組合わ
せゲートのなかに含まれていないので、時間的に臨界的
なけた上げ枝路のなかに配置されていないドライブ・イ
ンバータが後続の転送ゲートよりもはるかに低抵抗に、
またレイアウト・ジオメトリーの際の回能なしに設計さ
れ得る。負荷キャパシタンスとして本質的に４つのトラ
ンジスタゲートが充放電されなければならず、このこと
は２８個のトランジスタを有する公知の加算器セルに相
当する。
以上に説明した実施例は少数（たとえば２つ）の加算器
セルを有する加算器に特に通している。
セルを有する加算器に特に通している。
なぜならば、トランジスタのカットオフ電圧がけた上げ
枝路のなかで加わり、このことはより多数の加算器セル
の数がより多い場合には信号誤りに通じ得るからである
。
枝路のなかで加わり、このことはより多数の加算器セル
の数がより多い場合には信号誤りに通じ得るからである
。
第２図には本発明の第２の実施例の原理回路図が示され
ている。この第２の実施例は前記の第１の実施例におけ
る制限を有していない。この第２の実施例では、トラン
ジスタのカットオフ、電圧により惹起される電圧降下は
、けた上げ岐路のなかに、組合わせゲートの構成部分で
はなく、従ってまた前記の理由からレイアウト・ジオメ
トリーに関する困難なしに回路装置のその他のトランジ
スタゲートよりも低抵抗に設計され得るインバータが挿
入されていることにより取り除かれる。それによりけた
上げ出力端のキャパシタンスの最大電圧レベルまでの充
電が迅速に行われる。第２の実施例により構成された加
算器セルでは、ゲート装置が、けた上げ出力端のキャパ
シタンスの充電が唯一のトランジスタゲート４′を経て
供給電圧源から行われるように形成されている。２つの
変数Ａ、Ｂに対する両入力端子はそれぞれナンドゲート
１およびノアゲート２の第１の入力端または第２の入力
端と接続されている。ナンドゲート１の出力端は、ｐチ
ャネル−ＦＥＴとして構成されており転送ゲートとして
作用する第１のトランジスタゲート７のソース電極およ
び別のナンドゲート５の第１の入力端と接続されている
。ノアゲート２の出力端は、ｎチャネル−ＦＥＴとして
構成されており転送ゲートとして作用する第２のトラン
ジスタゲート８のソース電極と、またインバータとして
作用する別のトランジスタゲート３′の入力端と接続さ
れている。インバータとして作用するトランジスタゲー
ト３′の出力端は別のナンドゲート５の第２の入力端と
接続されている。この別のナンドゲート５の出力端は、
ｎチャネル−ＦＥＴとして構成されており転送ゲートと
して作用する第３のトランジスタゲート９のソース電極
と、またインバータとして作用する別のトランジスタゲ
ート６の入力端と接続されている。このインバータとし
て作用する別のトランジスタゲート６の出力端は、ｐチ
ャネル−ＦＥＴとして構成されており転送ゲートとして
作用する第４のトランジスタゲート１０のソース電極と
接続されている。第１のトランジスタゲート７および第
２のトランジスタゲート８のドレイン電極は共通に、ド
ライブ・インバータとして作用するトランジスタゲート
４′の入力端と接続されている。このドライブ・インバ
ータとして作用するトランジスタゲート４′の出力端は
けた上げ出力信号Ｃ３ｕｔに対する出力端子と接続され
ている。第３および第４のトランジスタゲート９．１０
のドレイン電極は和信号Ｓに対する出力端と接続されて
いる。転送ゲートとして作用するすべてのトランジスタ
ゲート７．８．９、ＩＯのゲート電極はそれぞれけた上
げ入力端信号Ｃ１ｎに対する入力端子と接続されている
。
ている。この第２の実施例は前記の第１の実施例におけ
る制限を有していない。この第２の実施例では、トラン
ジスタのカットオフ、電圧により惹起される電圧降下は
、けた上げ岐路のなかに、組合わせゲートの構成部分で
はなく、従ってまた前記の理由からレイアウト・ジオメ
トリーに関する困難なしに回路装置のその他のトランジ
スタゲートよりも低抵抗に設計され得るインバータが挿
入されていることにより取り除かれる。それによりけた
上げ出力端のキャパシタンスの最大電圧レベルまでの充
電が迅速に行われる。第２の実施例により構成された加
算器セルでは、ゲート装置が、けた上げ出力端のキャパ
シタンスの充電が唯一のトランジスタゲート４′を経て
供給電圧源から行われるように形成されている。２つの
変数Ａ、Ｂに対する両入力端子はそれぞれナンドゲート
１およびノアゲート２の第１の入力端または第２の入力
端と接続されている。ナンドゲート１の出力端は、ｐチ
ャネル−ＦＥＴとして構成されており転送ゲートとして
作用する第１のトランジスタゲート７のソース電極およ
び別のナンドゲート５の第１の入力端と接続されている
。ノアゲート２の出力端は、ｎチャネル−ＦＥＴとして
構成されており転送ゲートとして作用する第２のトラン
ジスタゲート８のソース電極と、またインバータとして
作用する別のトランジスタゲート３′の入力端と接続さ
れている。インバータとして作用するトランジスタゲー
ト３′の出力端は別のナンドゲート５の第２の入力端と
接続されている。この別のナンドゲート５の出力端は、
ｎチャネル−ＦＥＴとして構成されており転送ゲートと
して作用する第３のトランジスタゲート９のソース電極
と、またインバータとして作用する別のトランジスタゲ
ート６の入力端と接続されている。このインバータとし
て作用する別のトランジスタゲート６の出力端は、ｐチ
ャネル−ＦＥＴとして構成されており転送ゲートとして
作用する第４のトランジスタゲート１０のソース電極と
接続されている。第１のトランジスタゲート７および第
２のトランジスタゲート８のドレイン電極は共通に、ド
ライブ・インバータとして作用するトランジスタゲート
４′の入力端と接続されている。このドライブ・インバ
ータとして作用するトランジスタゲート４′の出力端は
けた上げ出力信号Ｃ３ｕｔに対する出力端子と接続され
ている。第３および第４のトランジスタゲート９．１０
のドレイン電極は和信号Ｓに対する出力端と接続されて
いる。転送ゲートとして作用するすべてのトランジスタ
ゲート７．８．９、ＩＯのゲート電極はそれぞれけた上
げ入力端信号Ｃ１ｎに対する入力端子と接続されている
。
この第２の実施例も、公知技術による場合に２８個のト
ランジスタが必要とされるのにくらべて、２２個のトラ
ンジスタしか必要としない、このことから、同じく、公
知技術による場合にくらべて占有面積の縮小が達成され
る。
ランジスタが必要とされるのにくらべて、２２個のトラ
ンジスタしか必要としない、このことから、同じく、公
知技術による場合にくらべて占有面積の縮小が達成され
る。
第１の実施例および第２の実施例として説明したゲート
装置は、当業者に知られているように、もちろんプール
代数の規則に従って変形され得る。
装置は、当業者に知られているように、もちろんプール
代数の規則に従って変形され得る。
第１図は本発明の第１の実施例の原理回路図、第２図は
本発明の第２の実施例の原理回路図である。 Ａ、Ｂ・・・変数、Ｃ１ｎ・・・けた上げ入力信号、Ｃ
０ｕｔ・・・けた上げ出力信号、Ｓ・・・和信号、■・
・・ナンドゲート、２・・・ノアゲート、３．３′、４
．４′・・・トランジスタ（インバータ）、５・・・ナ
ンドゲート、６・・・トランジスタ、インバータ、７．
８．９．１０・・・トランジスタゲート（転送ゲート）
。 （１，−、−：、ｚ ＋、、＃− ｉ−；’、＝、Ｔ Ｉ３２
本発明の第２の実施例の原理回路図である。 Ａ、Ｂ・・・変数、Ｃ１ｎ・・・けた上げ入力信号、Ｃ
０ｕｔ・・・けた上げ出力信号、Ｓ・・・和信号、■・
・・ナンドゲート、２・・・ノアゲート、３．３′、４
．４′・・・トランジスタ（インバータ）、５・・・ナ
ンドゲート、６・・・トランジスタ、インバータ、７．
８．９．１０・・・トランジスタゲート（転送ゲート）
。 （１，−、−：、ｚ ＋、、＃− ｉ−；’、＝、Ｔ Ｉ３２
Claims (1)
- 【特許請求の範囲】 １）ＣＭＯＳ技術による波及的けた上げ加算器用の加算
器セルであつて、けた上げ入力端信号の評価のため、和
形成のため、およびけた上げ形成のため、２つの変数に
対する１つのゲート装置を有し、２つの変数のうちの一
方の変数および１つのけた上げ入力端信号に対するそれ
ぞれ１つの入力端子と、１つの和信号および１つのけた
上げ出力端信号に対するそれぞれ１つの出力端子とが設
けられている加算器セルにおいて、ゲート装置が、けた
上げ出力端のキャパシタンスの充電が２つのトランジス
タゲート（３、７または４、８）の直列回路を経て供給
電圧源から行われるように形成されており、その際にこ
れらのトランジスタゲート（３、７または４、８）は１
つの組合わせゲートのなかに含まれておらず、従つてト
ランジスタゲートのうちの一方のトランジスタゲート（
３または４）、すなわち時間的に臨界的なけた上げ枝路
のなかに挿入されていない１つのドライブ・インバータ
はレイアウト・ジオメトリーによる制限なしに後続の他
方のトランジスタゲート（７または８）、すなわち後続
の転送ゲートよりもはるかに低抵抗に設計されることを
特徴とする波及的けた上げ加算器用加算器セル。 ２）変数（Ａ、Ｂ）に対する両入力端子がそれぞれナン
ドゲート（１）およびノアゲート（２）の第１の入力端
または第２の入力端と接続されており、 ナンドゲート（１）の出力端が、インバータとして作用
する一方のトランジスタゲート（３）の入力端および別
のナンドゲート（５）の第１の入力端と接続されており
、 ノアゲート（２）の出力端が、インバータとして作用す
る他方のトランジスタゲート（４）の入力端と接続され
ており、 一方のトランジスタゲート（３）の出力端が、ｐチャネ
ル−ＦＥＴとして構成されており転送ゲートとして作用
する一方のトランジスタゲート（７）のソース電極と接
続されており、 インバータとして作用する他方のトランジスタゲート（
４）の出力端が、ｎチャネル−ＦＥＴとして構成されて
おり転送ゲートとして作用する他方のトランジスタゲー
ト（８）のソース電極と、また別のナンドゲート（５）
の第２の入力端と接続されており、 転送ゲートとして作用する両トランジスタゲート（７、
８）のドレイン電極がそれぞれけた上げ出力信号（Ｃｏ
ｕｔ）に対する出力端子と接続されており、 別のナンドゲート（５）の出力端が、ｎチャネル−ＦＥ
Ｔとして構成されており転送ゲートとして作用する別の
トランジスタゲート（９）のソース電極と、またインバ
ータとして作用する別のトランジスタゲート（６）の入
力端と接続されており、 このインバータとして作用する別のトランジスタゲート
（６）の出力端が、ｐチャネル−ＦＥＴとして構成され
ており転送ゲートとして作用する別のトランジスタゲー
ト（１０）のソース電極と接続されており、 転送ゲートとして作用する両トランジスタゲート（９、
１０）のドレイン電極がそれぞれ和信号（Ｓ）に対する
出力端子と接続されており、転送ゲートとして作用する
すべてのトランジスタゲート（７、８、９、１０）のゲ
ート電極がそれぞれけた上げ入力端信号（Ｃｉｎ）に対
する入力端子と接続されている ことを特徴とする特許請求の範囲第１項記載の加算器セ
ル。 ３）ＣＭＯＳ技術による波及的けた上げ加算器用の加算
器セルであつて、けた上げ入力端信号の評価のため、和
形成のため、およびけた上げ形成のため、２つの変数に
対する１つのゲート装置を有し、２つの変数のうちの一
方の変数および１つのけた上げ入力端信号に対するそれ
ぞれ１つの入力端子と、１つの和信号および１つのけた
上げ出力端信号に対するそれぞれ１つの出力端子とが設
けられている加算器セルにおいて、ゲート装置が、けた
上げ出力端のキャパシタンスの充電が唯一のトランジス
タゲート（４′）を経て供給電圧源から行われるように
形成されており、その際にこのトランジスタゲート（４
′）は１つの組合わせゲートのなかに含まれておらず、
従つてこのトランジスタゲート（４′）は、けた上げ枝
路のなかに挿入されていないドライブ・インバータとし
て、レイアウト・ジオメトリーによる制限なしに、転送
ゲートとして作用する前段の別のトランジスタゲート（
７または８）よりもはるかに低抵抗に設計されることを
特徴とする波及的けた上げ加算器用加算器セル。 ４）変数（Ａ、Ｂ）に対する両入力端子がそれぞれナン
ドゲート（１）およびノアゲート（２）の第１の入力端
または第２の入力端と接続されており、 ナンドゲート（１）の出力端が、ｐチャネル−ＦＥＴと
して構成されており転送ゲートとして作用する第１のト
ランジスタゲート（７）のソース電極および別のナンド
ゲート（５）の第１の入力端と接続されており、 ノアゲート（２）の出力端が、ｎチャネル−ＦＥＴとし
て構成されており転送ゲートとして作用する第２のトラ
ンジスタゲート（８）のソース電極と、またインバータ
として作用する別のトランジスタゲート（３′）の入力
端と接続されており、 インバータとして作用するトランジスタゲート（３′）
の出力端が別のナンドゲート（５）の第２の入力端と接
続されており、 この別のナンドゲート（５）の出力端が、ｎチャネル−
ＦＥＴとして構成されており転送ゲートとして作用する
第３のトランジスタゲート（９）のソース電極と、また
インバータとして作用する別のトランジスタゲート（６
）の入力端と接続されており、 このインバータとして作用する別のトランジスタゲート
（６）の出力端が、ｐチャネル−ＦＥＴとして構成され
ており転送ゲートとして作用する第４のトランジスタゲ
ート（１０）のソース電極と接続されており、 第１のトランジスタゲート（７）および第２のトランジ
スタゲート（８）のドレイン電極が共通に、ドライブ・
インバータとして作用するトランジスタゲート（４′）
の入力端と接続されており、 このドライブ・インバータとして作用するトランジスタ
ゲート（４′）の出力端がけた上げ出力信号（Ｃｏｕｔ
）に対する出力端子と接続されており、 第３および第４のトランジスタゲート（９、１０）のド
レイン電極が和信号（Ｓ）に対する出力端と接続されて
おり、 転送ゲートとして作用するすべてのトランジスタゲート
（７、８、９、１０）のゲート電極がそれぞれけた上げ
入力端信号（Ｃｉｎ）に対する入力端子と接続されてい
る ことを特徴とする特許請求の範囲第３項記載の加算器セ
ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534892 | 1985-09-30 | ||
| DE3534892.5 | 1985-09-30 |
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|---|---|
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| JPH0833813B2 JPH0833813B2 (ja) | 1996-03-29 |
Family
ID=6282396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229470A Expired - Lifetime JPH0833813B2 (ja) | 1985-09-30 | 1986-09-27 | 波及的けた上げ加算器用加算器セル |
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|---|---|
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| EP (1) | EP0218071B1 (ja) |
| JP (1) | JPH0833813B2 (ja) |
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| DE (1) | DE3687778D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0275019A (ja) * | 1988-07-29 | 1990-03-14 | Siemens Ag | 桁上げ選択加算器 |
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-
1986
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- 1986-08-25 AT AT86111745T patent/ATE85852T1/de not_active IP Right Cessation
- 1986-08-25 DE DE8686111745T patent/DE3687778D1/de not_active Expired - Fee Related
- 1986-09-02 US US06/902,745 patent/US4839849A/en not_active Expired - Fee Related
- 1986-09-27 JP JP61229470A patent/JPH0833813B2/ja not_active Expired - Lifetime
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| EP0218071B1 (de) | 1993-02-17 |
| JPH0833813B2 (ja) | 1996-03-29 |
| EP0218071A3 (en) | 1989-05-17 |
| ATE85852T1 (de) | 1993-03-15 |
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