JPH0365572B2 - - Google Patents
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- JPH0365572B2 JPH0365572B2 JP16460385A JP16460385A JPH0365572B2 JP H0365572 B2 JPH0365572 B2 JP H0365572B2 JP 16460385 A JP16460385 A JP 16460385A JP 16460385 A JP16460385 A JP 16460385A JP H0365572 B2 JPH0365572 B2 JP H0365572B2
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- mos transistor
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- 238000010586 diagram Methods 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、1ビツトの二進数の加算を行なう
ための半加算器に関するもので、特にCMOS集
積回路技術を用いて製造されるマイクロコンピユ
ータ等の算術演算回路に使用されるものである。
ための半加算器に関するもので、特にCMOS集
積回路技術を用いて製造されるマイクロコンピユ
ータ等の算術演算回路に使用されるものである。
一般に、二進数の加算はデイジタル算術演算の
基本となる重要な操作であり、二進数の減算、乗
算および除算は全て加算操作をベースにして行な
われている。従つて、二進数の加算を高速に行な
わせることは他の算術演算も高速に行なわせ得る
事となり、多くの高速加算アルゴリズムおよび高
速加算回路が提案されている。例えば、複数ビツ
ト長オペランドの加算の高速化は、キヤリーをよ
り上位へいかに高速に伝播させるかという方向か
らのアブローチであり、その代表的な高速加算方
式として、良く知られたキヤリー・ルツクアヘツ
ド加算器やキヤリー・セレクト加算器等があげら
れる。一方、二進数一桁分の加算をいかに高速
に、且つ少ない素子数で実現するかという方向か
らのアブローチも重要であり、特にデータ幅(ビ
ツト数)が比較的小さく、高速性も厳しく要求さ
れない加算器では後者のアブローチの方が望まれ
る。例えば4〜8ビツト程度のマイクロコンピユ
ータやコントローラ等に使用される加算器がこの
ような要求対象としてあげられる。また、アレイ
方式の並列乗算器における基本セルとして用いら
れる1ビツトの全加算器は、乗数および被乗数の
ビツト長にそれぞれ対応して多数個配置されるた
め、この用途における全加算器には、コンパクト
化および高速化が特に要求されている。
基本となる重要な操作であり、二進数の減算、乗
算および除算は全て加算操作をベースにして行な
われている。従つて、二進数の加算を高速に行な
わせることは他の算術演算も高速に行なわせ得る
事となり、多くの高速加算アルゴリズムおよび高
速加算回路が提案されている。例えば、複数ビツ
ト長オペランドの加算の高速化は、キヤリーをよ
り上位へいかに高速に伝播させるかという方向か
らのアブローチであり、その代表的な高速加算方
式として、良く知られたキヤリー・ルツクアヘツ
ド加算器やキヤリー・セレクト加算器等があげら
れる。一方、二進数一桁分の加算をいかに高速
に、且つ少ない素子数で実現するかという方向か
らのアブローチも重要であり、特にデータ幅(ビ
ツト数)が比較的小さく、高速性も厳しく要求さ
れない加算器では後者のアブローチの方が望まれ
る。例えば4〜8ビツト程度のマイクロコンピユ
ータやコントローラ等に使用される加算器がこの
ような要求対象としてあげられる。また、アレイ
方式の並列乗算器における基本セルとして用いら
れる1ビツトの全加算器は、乗数および被乗数の
ビツト長にそれぞれ対応して多数個配置されるた
め、この用途における全加算器には、コンパクト
化および高速化が特に要求されている。
第2図および第3図はそれぞれ、従来の半加算
器の論理回路図を示している。第2図において、
A,Bは加算オペランドで、これらのオペランド
A,Bはそれぞれ、ノアゲート11、アンドゲー
ト1およびナンドゲート13の各2つの入力端に
供給される。上記ノアゲート11およびアンドゲ
ート12の出力は、ノアゲート14の2つの入力
端に供給され、このノアゲート14の出力端から
和出力Sを得る。また、上記ナンドゲート13の
出力はインバータ15の入力端に供給され、この
インバータ15の出力端からキヤリー出力Cを得
るようになつている。
器の論理回路図を示している。第2図において、
A,Bは加算オペランドで、これらのオペランド
A,Bはそれぞれ、ノアゲート11、アンドゲー
ト1およびナンドゲート13の各2つの入力端に
供給される。上記ノアゲート11およびアンドゲ
ート12の出力は、ノアゲート14の2つの入力
端に供給され、このノアゲート14の出力端から
和出力Sを得る。また、上記ナンドゲート13の
出力はインバータ15の入力端に供給され、この
インバータ15の出力端からキヤリー出力Cを得
るようになつている。
一方、第3図に示す回路においては、オペラン
ドA,Bはそれぞれノアゲート16およびナンド
ゲート17の各2つの入力端に供給され、上記ナ
ンドゲート17の出力がインバータ18の入力端
に供給される。そして、上記インバータ18の出
力端からキヤリー出力Cを得るとともに、このイ
ンバータ18の出力および上記ナンドゲート16
の出力がノアゲート19の2つの入力端に供給さ
れ、このノアゲート19の出力端から和出力Sを
得るようになつている。
ドA,Bはそれぞれノアゲート16およびナンド
ゲート17の各2つの入力端に供給され、上記ナ
ンドゲート17の出力がインバータ18の入力端
に供給される。そして、上記インバータ18の出
力端からキヤリー出力Cを得るとともに、このイ
ンバータ18の出力および上記ナンドゲート16
の出力がノアゲート19の2つの入力端に供給さ
れ、このノアゲート19の出力端から和出力Sを
得るようになつている。
第4図は、前記第2図の回路をCMOS回路化
する際の構成例を示し、第5図は前記第3図の回
路をCMOS回路化する際の構成例をそれぞれ示
している。第4図の回路では、Pチヤネル形の
MOSトランジスタQ1,Q2とNチヤネル形の
MOSトランジスタQ3,Q4とによつてノアゲート
11を、Pチヤネル形のMOSトランジスタQ5〜
Q7とNチヤネル形のMOSトランジスタQ8〜Q10
とによつてアンドゲート12とノアゲート14と
の組合わせをそれぞれ構成している。また、Pチ
ヤネル形のMOSトランジスタQ11,Q12とNチヤ
ネル形のMOSトランジスタQ13,Q14とによつて
ナンドゲート13を、Pチヤネル形のMOSトラ
ンジスタQ15とNチヤネル形のMOSトランジスタ
Q16とによつてインバータ15を構成している。
する際の構成例を示し、第5図は前記第3図の回
路をCMOS回路化する際の構成例をそれぞれ示
している。第4図の回路では、Pチヤネル形の
MOSトランジスタQ1,Q2とNチヤネル形の
MOSトランジスタQ3,Q4とによつてノアゲート
11を、Pチヤネル形のMOSトランジスタQ5〜
Q7とNチヤネル形のMOSトランジスタQ8〜Q10
とによつてアンドゲート12とノアゲート14と
の組合わせをそれぞれ構成している。また、Pチ
ヤネル形のMOSトランジスタQ11,Q12とNチヤ
ネル形のMOSトランジスタQ13,Q14とによつて
ナンドゲート13を、Pチヤネル形のMOSトラ
ンジスタQ15とNチヤネル形のMOSトランジスタ
Q16とによつてインバータ15を構成している。
一方、第5図に示す回路では、Pチヤネル形の
MOSトランジスタQ17,Q18とNチヤネル形の
MOSトランジスタQ19,Q20とによつてノアゲー
ト16を、Pチヤネル形のMOSトランジスタ
Q21,Q22とNチヤネル形のMOSトランジスタ
Q23,Q24とによつてナンドゲート17をそれぞ
れ構成している。また、Pチヤネル形のMOSト
ランジスタQ25とNチヤネル形MOSトランジスタ
Q26とによつてインバータ18を、Pチヤネル形
のMOSトランジスタQ27;Q28とNチヤネル形
MOSトランジスタQ29,Q30とによつてノアゲー
ト19をそれぞれ構成している。
MOSトランジスタQ17,Q18とNチヤネル形の
MOSトランジスタQ19,Q20とによつてノアゲー
ト16を、Pチヤネル形のMOSトランジスタ
Q21,Q22とNチヤネル形のMOSトランジスタ
Q23,Q24とによつてナンドゲート17をそれぞ
れ構成している。また、Pチヤネル形のMOSト
ランジスタQ25とNチヤネル形MOSトランジスタ
Q26とによつてインバータ18を、Pチヤネル形
のMOSトランジスタQ27;Q28とNチヤネル形
MOSトランジスタQ29,Q30とによつてノアゲー
ト19をそれぞれ構成している。
ところで、前記第2図、第4図に示した回路と
前記第3図、第5図に示した回路は全く同一の機
能を有しているが、実現するための視点が異なつ
ている。すなわち、第2図に示した半加算器にお
ける和出力Sおよびキヤリー出力Cは、共にゲー
ト2段分の遅延を要する。これに対し、第3図に
示した半加算器は、和出力Sがキヤリー出力Cに
よつて律速されるため、ゲート3段分の遅延時間
を要する。従つて、前記第2図に示した半加算器
の方が高速である。しかし、上記第2図および第
3図の半加算器を、第4図および第5図に示すよ
うにCMS回路構成すると、第2図の半加算器の
所要MOSトランジスタは16個、第3図では14個
である。従つて、前記第3図に示した半加算器の
方がパターン面積を小さくでき、コンパクトに構
成し得る。また、加算オペランドA,B側から見
た負荷ゲート容量の比は、第2図の場合を3とす
ると、第3図の半加算器では2の比率となり、負
荷ゲート容量(入力ゲート容量)が小さいという
点でも前記第3図の構成がすぐれている。
前記第3図、第5図に示した回路は全く同一の機
能を有しているが、実現するための視点が異なつ
ている。すなわち、第2図に示した半加算器にお
ける和出力Sおよびキヤリー出力Cは、共にゲー
ト2段分の遅延を要する。これに対し、第3図に
示した半加算器は、和出力Sがキヤリー出力Cに
よつて律速されるため、ゲート3段分の遅延時間
を要する。従つて、前記第2図に示した半加算器
の方が高速である。しかし、上記第2図および第
3図の半加算器を、第4図および第5図に示すよ
うにCMS回路構成すると、第2図の半加算器の
所要MOSトランジスタは16個、第3図では14個
である。従つて、前記第3図に示した半加算器の
方がパターン面積を小さくでき、コンパクトに構
成し得る。また、加算オペランドA,B側から見
た負荷ゲート容量の比は、第2図の場合を3とす
ると、第3図の半加算器では2の比率となり、負
荷ゲート容量(入力ゲート容量)が小さいという
点でも前記第3図の構成がすぐれている。
このように、半加算器をCMS回路構成で且つ
組合わせゲートで実現し、スタテイツク動作を行
なわせる場合には、従来のような構成では通過ゲ
ート数の削減による高速化と、入力負荷容量およ
び構成トランジスタ数の削減とを同時に達成する
ことはできない。
組合わせゲートで実現し、スタテイツク動作を行
なわせる場合には、従来のような構成では通過ゲ
ート数の削減による高速化と、入力負荷容量およ
び構成トランジスタ数の削減とを同時に達成する
ことはできない。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、二進数一桁分
の加算を高速に且つ少ない構成トランジスタ数で
実現できる半加算器を提供することである。
もので、その目的とするところは、二進数一桁分
の加算を高速に且つ少ない構成トランジスタ数で
実現できる半加算器を提供することである。
〔発明の概要〕
すなわち、この発明においては、上記の目的を
達成するために、CMOS回路構成では動作速度
の点で不利なノアゲート使用をやめ、4個の
MOSトランジスタで構成したエクスクルーシブ
ノアゲートを用いることにより動作速度の高速化
とMOSトランジスタ数の削減を図り、和出力と
キヤリー出力とをそれぞれインバータを介して出
力することにより、負荷に対する駆動能力を持た
せている。
達成するために、CMOS回路構成では動作速度
の点で不利なノアゲート使用をやめ、4個の
MOSトランジスタで構成したエクスクルーシブ
ノアゲートを用いることにより動作速度の高速化
とMOSトランジスタ数の削減を図り、和出力と
キヤリー出力とをそれぞれインバータを介して出
力することにより、負荷に対する駆動能力を持た
せている。
以下、この発明の一実施例において図面を参照
して説明する。第1図における加算オペランド
A,Bが供給される入力端子20a,20b間に
は、Nチヤネル形のMOSトランジスタQ31,Q32
が直列接続される。上記MOSトランジスタQ31の
ゲートには入力端子20bが、上記MOSトラン
ジスタQ32のゲートには入力端子20aがそれぞ
れ接続される。上記MOSトランジスタQ31とQ32
との接続点と電源VCCが供給される電源端子211
との間には、Pチヤネル形のMOSトランジスタ
Q33とQ34とが直列接続される。上記MOSトラン
ジスタQ33のゲートには上記入力端子20bが、
上記MOSトランジスタQ34のゲートには上記入力
端子20aがそれぞれ接続される。上記MOSト
ランジスタQ31〜Q33の一端側共通接続点Nには、
電源端子212と接地点間に直列接続されるPチ
ヤネル形のMOSトランジスタQ35とNチヤネル形
MOSトランジスタ36とから成るCMOSインバー
タ22の入力(MOSトランジスタQ35,Q36のゲ
ート)が接続される。上記接続点Nと電源端子2
13との間には、Pチヤネル形のMOSトランジス
タQ37が接続される。CMOSインバータ22を構
成するMOSトランジスタQ35とQ36との接続点に
は、和出力Sを得るための和出力端子20sが接
続される。
して説明する。第1図における加算オペランド
A,Bが供給される入力端子20a,20b間に
は、Nチヤネル形のMOSトランジスタQ31,Q32
が直列接続される。上記MOSトランジスタQ31の
ゲートには入力端子20bが、上記MOSトラン
ジスタQ32のゲートには入力端子20aがそれぞ
れ接続される。上記MOSトランジスタQ31とQ32
との接続点と電源VCCが供給される電源端子211
との間には、Pチヤネル形のMOSトランジスタ
Q33とQ34とが直列接続される。上記MOSトラン
ジスタQ33のゲートには上記入力端子20bが、
上記MOSトランジスタQ34のゲートには上記入力
端子20aがそれぞれ接続される。上記MOSト
ランジスタQ31〜Q33の一端側共通接続点Nには、
電源端子212と接地点間に直列接続されるPチ
ヤネル形のMOSトランジスタQ35とNチヤネル形
MOSトランジスタ36とから成るCMOSインバー
タ22の入力(MOSトランジスタQ35,Q36のゲ
ート)が接続される。上記接続点Nと電源端子2
13との間には、Pチヤネル形のMOSトランジス
タQ37が接続される。CMOSインバータ22を構
成するMOSトランジスタQ35とQ36との接続点に
は、和出力Sを得るための和出力端子20sが接
続される。
また、上記入力端子20aには、一端が電源端
子214に接続されるPチヤネル形のMOSトラン
ジスタQ36のゲート、およびこのMOSトランジス
タQ35の他端に一端が接続されるNチヤネル形の
MOSトランジスタQ39のゲートがそれぞれ接続さ
れる。上記MOSトランジスタQ39の端と接地点間
には、Nチヤネル形のMOSトランジスタQ40が接
続され、このMOSトランジスタQ40のゲートには
上記入力端子20bが接続される。上記MOSト
ランジスタQ38にはPチヤネル形のMOSトランジ
スタQ41が並列接続され、このMOSトランジスタ
Q41のゲートには上記入力端子20bが接続され
る。上記MOSトランジスタQ38,Q39およびQ41の
接続点には、上記MOSトランジスタQ37のゲート
が接続されるとともに、Pチヤネル形のMOSト
ランジスタQ42およびNチヤネル形のMOSトラン
ジスタQ43のゲートが接続される。上記MOSトラ
ンジスタQ42,Q43は、電源端子215と接地点間
に直列接続されており、CMOSインバータ23
を構成している。そして、上記MOSトランジス
タQ42とQ43との接続点には、キヤリー出力Cを
得るためのキヤリー出力端子20cが接続されて
成る。
子214に接続されるPチヤネル形のMOSトラン
ジスタQ36のゲート、およびこのMOSトランジス
タQ35の他端に一端が接続されるNチヤネル形の
MOSトランジスタQ39のゲートがそれぞれ接続さ
れる。上記MOSトランジスタQ39の端と接地点間
には、Nチヤネル形のMOSトランジスタQ40が接
続され、このMOSトランジスタQ40のゲートには
上記入力端子20bが接続される。上記MOSト
ランジスタQ38にはPチヤネル形のMOSトランジ
スタQ41が並列接続され、このMOSトランジスタ
Q41のゲートには上記入力端子20bが接続され
る。上記MOSトランジスタQ38,Q39およびQ41の
接続点には、上記MOSトランジスタQ37のゲート
が接続されるとともに、Pチヤネル形のMOSト
ランジスタQ42およびNチヤネル形のMOSトラン
ジスタQ43のゲートが接続される。上記MOSトラ
ンジスタQ42,Q43は、電源端子215と接地点間
に直列接続されており、CMOSインバータ23
を構成している。そして、上記MOSトランジス
タQ42とQ43との接続点には、キヤリー出力Cを
得るためのキヤリー出力端子20cが接続されて
成る。
次に、上記のような構成において動作を説明す
る。MOSトランジスタQ31〜Q34は、エクスクル
ーシブノアゲート24を構成しており、接続点N
から得られるエクスクルーシブノアゲート24の
出力信号Qは、オペランドA,Bに対して、「Q
=A・B+・」なる関係を有している。この
出力信号Qは、次段のCMOSインバータ22に
供給されるので、和出力端子20sから得られる
和出力Sは、「S=A・+・B」となる。こ
の際、MOSトランジスタQ3Gは次のような働き
をする。すなわち、このMOSトランジスタQ37が
存在しないとすると、オペランドA,Bがともに
“1”レベルの時、エクスクルーシブノアゲート
24の出力端(接続点N)には、「VIH−VTHN」
(VIH:オペランドA,Bの“1”レベルの電位、
VTHN:Nチヤネル形MOSトランジスタの閾値電
圧)の電位しか得られず、電源電圧まで出力レベ
ルが上昇しない。このことは、加算オペランド
A,Bがともに“1”レベルの時の和出力Sの出
力遅延を大きくすることになる。そこで、MOS
トランジスタQ38〜Q41から成るナンドゲート2
5の出力でMOSトランジスタQ37を導通制御し、
加算オペランドA,Bがともに“1”レベルの時
(ノアゲート5の出力は“0”レベル)上記MOS
トランジスタQ37をオン状態に設定して、接続点
Nの電位を電源圧VCCまで昇圧するようにしてい
る。これによつて、オペランドA,Bがともに
“1”レベルの時和出力Sの出力遅延を改善して
いる。一方、オペランドA,Bが両方とも“1”
レベル以外の組合わせでは、ナンドゲート25の
出力は“1”レベルとなるので、MOSトランジ
スタQ37はオフ状態となり、エクスクルーシブノ
アゲート24の出力に影響を与えることはない。
なお、キヤリー出力Cは、加算オペランドA,B
が供給されるナンドゲート25の出力を、
CMOSインバータ23で反転することにより得
ており、前記第2図および第4図の回路と同様で
ある。
る。MOSトランジスタQ31〜Q34は、エクスクル
ーシブノアゲート24を構成しており、接続点N
から得られるエクスクルーシブノアゲート24の
出力信号Qは、オペランドA,Bに対して、「Q
=A・B+・」なる関係を有している。この
出力信号Qは、次段のCMOSインバータ22に
供給されるので、和出力端子20sから得られる
和出力Sは、「S=A・+・B」となる。こ
の際、MOSトランジスタQ3Gは次のような働き
をする。すなわち、このMOSトランジスタQ37が
存在しないとすると、オペランドA,Bがともに
“1”レベルの時、エクスクルーシブノアゲート
24の出力端(接続点N)には、「VIH−VTHN」
(VIH:オペランドA,Bの“1”レベルの電位、
VTHN:Nチヤネル形MOSトランジスタの閾値電
圧)の電位しか得られず、電源電圧まで出力レベ
ルが上昇しない。このことは、加算オペランド
A,Bがともに“1”レベルの時の和出力Sの出
力遅延を大きくすることになる。そこで、MOS
トランジスタQ38〜Q41から成るナンドゲート2
5の出力でMOSトランジスタQ37を導通制御し、
加算オペランドA,Bがともに“1”レベルの時
(ノアゲート5の出力は“0”レベル)上記MOS
トランジスタQ37をオン状態に設定して、接続点
Nの電位を電源圧VCCまで昇圧するようにしてい
る。これによつて、オペランドA,Bがともに
“1”レベルの時和出力Sの出力遅延を改善して
いる。一方、オペランドA,Bが両方とも“1”
レベル以外の組合わせでは、ナンドゲート25の
出力は“1”レベルとなるので、MOSトランジ
スタQ37はオフ状態となり、エクスクルーシブノ
アゲート24の出力に影響を与えることはない。
なお、キヤリー出力Cは、加算オペランドA,B
が供給されるナンドゲート25の出力を、
CMOSインバータ23で反転することにより得
ており、前記第2図および第4図の回路と同様で
ある。
このような構成によれば、CMOS回路構成で
は動作速度の点で不利となるノアゲートを使用し
ていないので、高速化を図れる。また、和出力S
およびキヤリー出力Cはそれぞれ、CMOSイン
バータ22,23を介して出力されるので、次段
の負荷に対する大きな駆動能力を有している。集
化の点では、従の半加算器が14個あるいは16個の
MOSトランジスタを必要としたのに対し、13個
で済みこの点でも有利である。さらに、入力ゲー
ト容量は、フアンイン数が2で低容量であり、こ
の事も動作速度の高速化に寄与する。
は動作速度の点で不利となるノアゲートを使用し
ていないので、高速化を図れる。また、和出力S
およびキヤリー出力Cはそれぞれ、CMOSイン
バータ22,23を介して出力されるので、次段
の負荷に対する大きな駆動能力を有している。集
化の点では、従の半加算器が14個あるいは16個の
MOSトランジスタを必要としたのに対し、13個
で済みこの点でも有利である。さらに、入力ゲー
ト容量は、フアンイン数が2で低容量であり、こ
の事も動作速度の高速化に寄与する。
以上説明したようにこの発明によれば、二進数
一桁分の加算を高速に且つ少ない構成トランジス
タ数で実現できる半加算器が得られる。
一桁分の加算を高速に且つ少ない構成トランジス
タ数で実現できる半加算器が得られる。
第1図はこの発明の一実施例に係わる半加算器
の回路構成図、第2図および第3図はそれぞれ従
来の半加算器の論理回路図、第4図および第5図
はそれぞれ上記第2図および第3図の回路を
CMOS回路化した構成例を示す図である。 A,B……第1、第2の加算オペランド、20
a,20b……第1、第2MOSトランジスタ、
Q31〜Q34……第1〜第4MOSトランジスタ、Q37
……第5MOSトランジスタ、22,23……第
1、第2のCMOSインバータ、25……二入力
CMOSナンドゲート、S……和出力、C……キ
ヤリー出力、VCC……電源、211〜215……電
源端子。
の回路構成図、第2図および第3図はそれぞれ従
来の半加算器の論理回路図、第4図および第5図
はそれぞれ上記第2図および第3図の回路を
CMOS回路化した構成例を示す図である。 A,B……第1、第2の加算オペランド、20
a,20b……第1、第2MOSトランジスタ、
Q31〜Q34……第1〜第4MOSトランジスタ、Q37
……第5MOSトランジスタ、22,23……第
1、第2のCMOSインバータ、25……二入力
CMOSナンドゲート、S……和出力、C……キ
ヤリー出力、VCC……電源、211〜215……電
源端子。
Claims (1)
- 1 第1の加算オペランドが供給される第1入力
端子に一端が接続され、第2の加算オペランドが
供給される第2入力端子にゲートが接続される第
1導電形の第1MOSトランジスタと、この第
1MOSトランジスタの他端と上記第2入力端子間
に接続され、上記第1入力端子にゲートが接続さ
れる第1導電形の第2MOSトランジスタと、上記
第1、第2MOSトランジスタの接続点に一端が接
続され、上記第2入力端子にゲートが接続される
第2導電形の第3MOSトランジスタと、この第
3MOSトランジスタの他端と電源端子間に接続さ
れ、上記第1入力端子にゲートが接続される第
4MOSトランジスタと、上記第1、第2入力端子
にそれぞれの入力端が接続される二入力CMOS
ナンドゲートと、上記第1ないし第3MOSトラン
ジスタの共通接続点と電源端子間に接続され、上
記二入力MOSナンドゲートの出力端にゲートが
接続される第2導電形の第5MOSトランジスタ
と、上記第1ないし第3MOSトランジスタの共通
接続点に入力端が接続される第1のCMOSイン
バータと、上記二入力CMOSナンドゲートの出
力端に入力端が接続される第2のCMOSインバ
ータとを具備し、上記第1のCMOSインバータ
の出力端から和出力を得、上記第2のCMOSイ
ンバータの出力端からキヤリー出力を得ることを
特徴とする半加算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16460385A JPS6225326A (ja) | 1985-07-25 | 1985-07-25 | 半加算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16460385A JPS6225326A (ja) | 1985-07-25 | 1985-07-25 | 半加算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6225326A JPS6225326A (ja) | 1987-02-03 |
JPH0365572B2 true JPH0365572B2 (ja) | 1991-10-14 |
Family
ID=15796315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16460385A Granted JPS6225326A (ja) | 1985-07-25 | 1985-07-25 | 半加算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6225326A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437841B1 (ko) * | 2002-01-02 | 2004-06-30 | 주식회사 하이닉스반도체 | 반가산기 회로 |
KR20050081407A (ko) * | 2004-02-13 | 2005-08-19 | 삼성전자주식회사 | 부스 알고리즘을 이용한 곱셈기의 인코더 |
-
1985
- 1985-07-25 JP JP16460385A patent/JPS6225326A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6225326A (ja) | 1987-02-03 |
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