JPS6275356A - テスト回路 - Google Patents
テスト回路Info
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- JPS6275356A JPS6275356A JP60216809A JP21680985A JPS6275356A JP S6275356 A JPS6275356 A JP S6275356A JP 60216809 A JP60216809 A JP 60216809A JP 21680985 A JP21680985 A JP 21680985A JP S6275356 A JPS6275356 A JP S6275356A
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- Japan
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- test
- signal
- circuit
- input terminal
- input
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置における論理回路をテストするテス
ト回路に関する。
ト回路に関する。
(発明の技術的背景とその問題点〕
半導体装置が高集積化するにつれ、1チツプに入る論理
回路が大規模化してきている。論理回路が大規模化すれ
ばそれだけ入出力用に多数のビンが必要となる。しかし
ながら論理回路が大規模化しても通常ピン数を増やすこ
とはできない。このためテスト用ビンを増やすことがで
きないばかりでなく、テスト用ビンを設けることさえ困
難となる。
回路が大規模化してきている。論理回路が大規模化すれ
ばそれだけ入出力用に多数のビンが必要となる。しかし
ながら論理回路が大規模化しても通常ピン数を増やすこ
とはできない。このためテスト用ビンを増やすことがで
きないばかりでなく、テスト用ビンを設けることさえ困
難となる。
そこでひとつのビンを通常動作用とテスト用等の多目的
に用いるため第5図に示すような多値論理回路が知られ
ている。高しきい値のインバータ1と低しきい値のイン
バータ2とを並列接続し、これら並列接続されたインバ
ータ1.2が抵抗3を介して入力端子4に接続されてい
る。入力端子4はダイオード5を介して接地されている
。この多値論理回路では入力ビン4に印加する電圧レベ
ルを変化させることにより、複数種類の信号の入力が可
能である。
に用いるため第5図に示すような多値論理回路が知られ
ている。高しきい値のインバータ1と低しきい値のイン
バータ2とを並列接続し、これら並列接続されたインバ
ータ1.2が抵抗3を介して入力端子4に接続されてい
る。入力端子4はダイオード5を介して接地されている
。この多値論理回路では入力ビン4に印加する電圧レベ
ルを変化させることにより、複数種類の信号の入力が可
能である。
しかしながら入力端子4には信号の種類により高電圧が
印加されるため、この多値論理回路を高耐圧回路としな
ければならない。高耐圧回路は素子の信頼性をそこなう
可能性があり、0M08回路の場合ラッチアップ現象の
発生を避けることは困難であるという問題があった。ま
た例えばNMO8FET7のゲート酸化膜が破壊された
り、ダイオード5のPNジャンクションがブレークダウ
ンするという問題や高耐圧回路に対して高速なテスト信
号を入力することは困難であるという問題があった。
印加されるため、この多値論理回路を高耐圧回路としな
ければならない。高耐圧回路は素子の信頼性をそこなう
可能性があり、0M08回路の場合ラッチアップ現象の
発生を避けることは困難であるという問題があった。ま
た例えばNMO8FET7のゲート酸化膜が破壊された
り、ダイオード5のPNジャンクションがブレークダウ
ンするという問題や高耐圧回路に対して高速なテスト信
号を入力することは困難であるという問題があった。
本発明は上記事情を考慮してなされたもので専用テスト
ビンを増設することなく、かつ半導体装置の信頼性を損
うことなくテストすることができる半導体装置内蔵形の
テスト回路を提供することを目的とする。
ビンを増設することなく、かつ半導体装置の信頼性を損
うことなくテストすることができる半導体装置内蔵形の
テスト回路を提供することを目的とする。
上記目的を達成するために本発明によるテスト回路は、
被測定回路の通常動作用の入力信号とこの入力信号と周
波数の異なるテスト信号とを入力する入力端子と、この
入力端子に接続され、前記入力信号と前記テスト信号と
を区別し、これら信号のいずれかを通過させるフィルタ
と、このフィルタにより区別された前記テスト信号に基
づいてテスト用制御信号を出力するテスト制御回路とを
備え、このテスト制御回路からのテスト用制御信号によ
り前記被測定回路をテストすることを特徴とする。
被測定回路の通常動作用の入力信号とこの入力信号と周
波数の異なるテスト信号とを入力する入力端子と、この
入力端子に接続され、前記入力信号と前記テスト信号と
を区別し、これら信号のいずれかを通過させるフィルタ
と、このフィルタにより区別された前記テスト信号に基
づいてテスト用制御信号を出力するテスト制御回路とを
備え、このテスト制御回路からのテスト用制御信号によ
り前記被測定回路をテストすることを特徴とする。
本発明の第1の実施例によるテスト回路を第1図に示す
。入力端子10にはフィルタ11とカウンタ12が接続
されている。フィルタ11はローパスフィルタ11であ
り、パルス幅の広いリセット信号は通過するがパルス幅
の狭いテスI・信号は通過しないように構成されている
。カウンタ12は入力端子10から入力するパルスをカ
ウントする。このカウンタ12のリセット端にはフィル
タ11の出力端が接続されている。カウンタ12のカウ
ント値は制御ROM13のアドレス入力端に入力される
。制御ROM13からはカウンタ12のカウント値をア
ドレスとする記憶内容が論理回路14に出力される。論
理回路14のリセット入力端はフィルタ11の出力端に
接続される。論理回路14は被テスト回路であり所定の
出力信号が出力端子15に出力される。
。入力端子10にはフィルタ11とカウンタ12が接続
されている。フィルタ11はローパスフィルタ11であ
り、パルス幅の広いリセット信号は通過するがパルス幅
の狭いテスI・信号は通過しないように構成されている
。カウンタ12は入力端子10から入力するパルスをカ
ウントする。このカウンタ12のリセット端にはフィル
タ11の出力端が接続されている。カウンタ12のカウ
ント値は制御ROM13のアドレス入力端に入力される
。制御ROM13からはカウンタ12のカウント値をア
ドレスとする記憶内容が論理回路14に出力される。論
理回路14のリセット入力端はフィルタ11の出力端に
接続される。論理回路14は被テスト回路であり所定の
出力信号が出力端子15に出力される。
次にこのテスト回路の動作を説明する。テスト時でない
通常動作時には入力端子10にはパルス幅の広いリセッ
ト信号が入力する。したがってリセット信号はこのフィ
ルタ11を通過し、論理回路14及びカウンタ12をリ
セットさせる。またリセット信号はカウンタ12にも入
れられカウントされるが、リセットパルスの幅が十分長
いのでフィルタ11の出力信号によりカウンタ12はリ
セットされカウント値は増加しない。その後論理回路1
4は通常動作をおこない所定の出力信号を出力端子15
から出力する。
通常動作時には入力端子10にはパルス幅の広いリセッ
ト信号が入力する。したがってリセット信号はこのフィ
ルタ11を通過し、論理回路14及びカウンタ12をリ
セットさせる。またリセット信号はカウンタ12にも入
れられカウントされるが、リセットパルスの幅が十分長
いのでフィルタ11の出力信号によりカウンタ12はリ
セットされカウント値は増加しない。その後論理回路1
4は通常動作をおこない所定の出力信号を出力端子15
から出力する。
次にテスト時の動作を説明する。テスト時にはテスタ(
図示せず)は入力端子10から、フィルタ11を通過し
ないようなパルス幅の狭いテスト信号を入力する。この
テスト信号はフィルタ11を通過しないから、カウンタ
12はリセットされず入力するテスト信号が順次カウン
トされる。カウンタ12のカウント値は順次変化し、そ
れにより制tllROM13からは異なるアドレスの記
憶内容が順次出力される。なお、制御ROM13の内容
は論理回路14のテスト用に予め定めておく。
図示せず)は入力端子10から、フィルタ11を通過し
ないようなパルス幅の狭いテスト信号を入力する。この
テスト信号はフィルタ11を通過しないから、カウンタ
12はリセットされず入力するテスト信号が順次カウン
トされる。カウンタ12のカウント値は順次変化し、そ
れにより制tllROM13からは異なるアドレスの記
憶内容が順次出力される。なお、制御ROM13の内容
は論理回路14のテスト用に予め定めておく。
論理回路14は制御ROM13の出力信号の変化に応じ
て所定の信号を出力端子15に出力する。
て所定の信号を出力端子15に出力する。
テスタは出力端子15の信号が予定の出力信号であるか
どうかをチェックし、論理回路14をテストする。
どうかをチェックし、論理回路14をテストする。
本実施例によれば高速なテスト信号を入力して高速テス
トをすることができる。
トをすることができる。
第2図は、第1図に示すテスト回路の一興体例を示した
ものである。フィルタ11は、インバータ111,11
2,113.114と、ノアゲート115と、インバー
タ116により構成されている。インバータ111,1
12,113゜114は直列接続されて遅延回路を構成
している。
ものである。フィルタ11は、インバータ111,11
2,113.114と、ノアゲート115と、インバー
タ116により構成されている。インバータ111,1
12,113゜114は直列接続されて遅延回路を構成
している。
ノアゲート115の一方の入力端にはインバータ114
の出力端が接続され、他方の入力端はインバータ111
の入力端と共通接続されている。
の出力端が接続され、他方の入力端はインバータ111
の入力端と共通接続されている。
カウンタ12では、2つのフリップフロップ121.1
22が縦続接続されている。フリップ70ツブ121の
クロック入力端にはインバータ123を介して入力端子
10からの信号が入力される。フリップフロップ121
の出力端Qは入力@iDに接続されるとともに、フリッ
プフロップ122のクロック入力端に接続される。フリ
ップフロップ122の出力端Qは入力端りに接続される
。なおフィルタ11の出力端、すなわちインバータ11
6の出力端は、これらフリップフロップ121.122
のリセット入力端に接続されている。
22が縦続接続されている。フリップ70ツブ121の
クロック入力端にはインバータ123を介して入力端子
10からの信号が入力される。フリップフロップ121
の出力端Qは入力@iDに接続されるとともに、フリッ
プフロップ122のクロック入力端に接続される。フリ
ップフロップ122の出力端Qは入力端りに接続される
。なおフィルタ11の出力端、すなわちインバータ11
6の出力端は、これらフリップフロップ121.122
のリセット入力端に接続されている。
制御ROM13にはカンウタ12からの出力信号QO,
Qlが入力される。これら信号QO。
Qlが入力される。これら信号QO。
Qlはそれぞれインバータ131.132で反転され、
制御]ROM13のROM部133には信号QO,QO
,Q1.Qlが入力される。ROM部133はカウンタ
12のカウント値、すなわち信号QO,Q1により出力
信号Di、D2.D3゜D4のいずれかが1となるよう
に形成されている。
制御]ROM13のROM部133には信号QO,QO
,Q1.Qlが入力される。ROM部133はカウンタ
12のカウント値、すなわち信号QO,Q1により出力
信号Di、D2.D3゜D4のいずれかが1となるよう
に形成されている。
これら出力信号Di、D2.D3.D4は論理回路14
に入力されている。
に入力されている。
論理回路14はこの具体例では3つのフリップフロップ
141,142,143とノアゲート144により構成
されている。フリップフロップ141.142,143
は縦続接続されている。
141,142,143とノアゲート144により構成
されている。フリップフロップ141.142,143
は縦続接続されている。
フリップフロップ141,142.143のクロック入
力端には入力端子10が接続され、リセット入力端には
フィルタ11の出力端が接続されている。フリップフロ
ップ142とフリップフロップ143の各出力端Qはノ
アゲート144の各入力端に接続され、ノアゲート14
4の出力端はフリップフロップ141の入力端りに接続
されている。
力端には入力端子10が接続され、リセット入力端には
フィルタ11の出力端が接続されている。フリップフロ
ップ142とフリップフロップ143の各出力端Qはノ
アゲート144の各入力端に接続され、ノアゲート14
4の出力端はフリップフロップ141の入力端りに接続
されている。
信号D1.D2.D3.D4により論理回路14中の各
内部ノードN1.N2.N3.N4の状態を外部に出力
するために、ナンドゲート145.146,147.1
48および4人力すンドゲート149が設けられている
。すなわち、内部ノードN1.N2.N3.N4をナン
ドゲート145,146,147,148の一方の入力
端に接続し、他方の入力端にはそれぞれ信号D1゜D2
.D3.D4を入力する。これらナンドゲート145,
146,147.148の出力端は4人力ナンドゲート
149に接続され、この4人力ナンドゲート149の出
力端は、出力端子15に接続されている。これによりカ
ウンタ12のカウント値により信号Di、D2.D3.
D4のいずれかが1となりこれにより出力端子15から
論理回路14の内部ノードN1.N2.N3.N4の状
態が出力されることになる。
内部ノードN1.N2.N3.N4の状態を外部に出力
するために、ナンドゲート145.146,147.1
48および4人力すンドゲート149が設けられている
。すなわち、内部ノードN1.N2.N3.N4をナン
ドゲート145,146,147,148の一方の入力
端に接続し、他方の入力端にはそれぞれ信号D1゜D2
.D3.D4を入力する。これらナンドゲート145,
146,147.148の出力端は4人力ナンドゲート
149に接続され、この4人力ナンドゲート149の出
力端は、出力端子15に接続されている。これによりカ
ウンタ12のカウント値により信号Di、D2.D3.
D4のいずれかが1となりこれにより出力端子15から
論理回路14の内部ノードN1.N2.N3.N4の状
態が出力されることになる。
フィルタ11の他の具体例を第3図に示す。
インバータ1101.1102,1103゜1104と
ナンドゲート1105とインバータ1106.1107
により構成されている。インバータ1101.1102
.1103.1104は直列接続されて遅延回路を構成
している。ナンドゲート1105の一方の入力端にはイ
ンバータ1104の出力端が接続され、他方の入力端は
インバータ1101の入力端と共通接続されている。
ナンドゲート1105とインバータ1106.1107
により構成されている。インバータ1101.1102
.1103.1104は直列接続されて遅延回路を構成
している。ナンドゲート1105の一方の入力端にはイ
ンバータ1104の出力端が接続され、他方の入力端は
インバータ1101の入力端と共通接続されている。
フィルタ11の入力端とインバータ1101どの間には
インバータ1106が挿入され、ナンドゲート1105
とフィルタ11の出力端の間にはインバータ1107が
挿入されている。
インバータ1106が挿入され、ナンドゲート1105
とフィルタ11の出力端の間にはインバータ1107が
挿入されている。
本発明の第2の実施例によるテスト回路を第4図に示す
。入力端子20にはフィルタ21と論理回路24が接続
されている。フィルタ21は周波数の低いゆっくり変化
する信号は通過するが、周波数の高い速く変化する信号
は通過しないように構成されている。フィルタ21には
、フィルタ21からの信号で状態を変化させるフリップ
フロップ26が接続されている。すなわちフィルタ21
の出力端はフリップフロップ26のクロック入力端に接
続されている。フリップフロップ26の出力端Qは入力
mDに接続されている。
。入力端子20にはフィルタ21と論理回路24が接続
されている。フィルタ21は周波数の低いゆっくり変化
する信号は通過するが、周波数の高い速く変化する信号
は通過しないように構成されている。フィルタ21には
、フィルタ21からの信号で状態を変化させるフリップ
フロップ26が接続されている。すなわちフィルタ21
の出力端はフリップフロップ26のクロック入力端に接
続されている。フリップフロップ26の出力端Qは入力
mDに接続されている。
カウンタ22はクロック入力端子28から入力するクロ
ック信号をカウントする。クロック入力端子28とカウ
ンタ22の間には、フリップフロップ26の出力信号Q
を入力したアンドゲート27が挿入されている。フリッ
プフロップ26の状態によりカウンタ22にクロック信
号が入力されたり、その入力が阻止されたりする。カウ
ンタ22のカウント値は制御ROM23のアドレス入力
端に入力される。制御]ROM23からはカウンタ22
のカウント値をアドレスとする記憶内容が論理回路24
に出力される。論理回路24は被テスト回路であり、制
t11ROMからの信号に応じた所定の出力信号が出力
端子25に出力される。なおリセット信号はリセット入
力端子2つから入力され、カウンタ22、論理回路24
、フリップフロップ26のリセット端はこのリセット入
力端子29に接続されている。
ック信号をカウントする。クロック入力端子28とカウ
ンタ22の間には、フリップフロップ26の出力信号Q
を入力したアンドゲート27が挿入されている。フリッ
プフロップ26の状態によりカウンタ22にクロック信
号が入力されたり、その入力が阻止されたりする。カウ
ンタ22のカウント値は制御ROM23のアドレス入力
端に入力される。制御]ROM23からはカウンタ22
のカウント値をアドレスとする記憶内容が論理回路24
に出力される。論理回路24は被テスト回路であり、制
t11ROMからの信号に応じた所定の出力信号が出力
端子25に出力される。なおリセット信号はリセット入
力端子2つから入力され、カウンタ22、論理回路24
、フリップフロップ26のリセット端はこのリセット入
力端子29に接続されている。
次にこのテスト回路の動作を説明する。テスト時でない
通常動作時には、入力端子20は通常の一1a信号の入
力用として用いられる。ただしフィルタ21を通過しな
いように立上りまたは立下りは速く変化するような信号
にする。したがってこの一般信号はフィルタ21を通過
しないのでフリップフロップ26はリセットされたまま
状態を変化させず○を出力する。したがってカウンタ2
2にはクロック入力端子28からのクロック信号が入力
されずカウント値はOのまま変化しない。論理回路24
は通常動作をおこない所定の出力信号を出力端子25か
ら出力する。
通常動作時には、入力端子20は通常の一1a信号の入
力用として用いられる。ただしフィルタ21を通過しな
いように立上りまたは立下りは速く変化するような信号
にする。したがってこの一般信号はフィルタ21を通過
しないのでフリップフロップ26はリセットされたまま
状態を変化させず○を出力する。したがってカウンタ2
2にはクロック入力端子28からのクロック信号が入力
されずカウント値はOのまま変化しない。論理回路24
は通常動作をおこない所定の出力信号を出力端子25か
ら出力する。
次にテスト時の動作を説明する。テスト時にはテスタ(
図示せず)は入力端子20からフィルタ21を通過する
ようなゆっくり変化するテスト信号を入力する。このテ
スト信号はフィルタ21を通過し、フリップフロップ2
6の状態を変化させる。すると出力信号QはOから1に
変化し、アンドゲート27はクロック信号を通過させる
ので、カウンタ22はクロック信号をカウントする。カ
ウンタ22のカウント値は順次変化し、それにより制御
ROM23からは異なるアドレスの内容が順次出力され
る。制御ROM23の内容は論理回路24のテスト用に
予め定めておく。論理回路24は制御ROM23の出力
信号の変化に応じて所定の信号を出力端子25に出力す
る。テスタは出力端子25の信号が所定の出力信号であ
るかどうかをチェックし、論理回路24をテストする。
図示せず)は入力端子20からフィルタ21を通過する
ようなゆっくり変化するテスト信号を入力する。このテ
スト信号はフィルタ21を通過し、フリップフロップ2
6の状態を変化させる。すると出力信号QはOから1に
変化し、アンドゲート27はクロック信号を通過させる
ので、カウンタ22はクロック信号をカウントする。カ
ウンタ22のカウント値は順次変化し、それにより制御
ROM23からは異なるアドレスの内容が順次出力され
る。制御ROM23の内容は論理回路24のテスト用に
予め定めておく。論理回路24は制御ROM23の出力
信号の変化に応じて所定の信号を出力端子25に出力す
る。テスタは出力端子25の信号が所定の出力信号であ
るかどうかをチェックし、論理回路24をテストする。
本実施例の場合し高速なりロック信号を用いることによ
り、高速にテストすることができる。
り、高速にテストすることができる。
以上の通り本発明によればテスト用の入力ピンを増加さ
せることなく、また半導体装置の信頼性を損うことなく
テストすることができる。また制御ROMにテストプロ
グラムを書き込んでおけば論理回路の自己診断テストを
容易におこなうことができる。さらに本発明は高耐圧回
路を用いることなく通常の回路で構成できるので、信頼
性の問題を招くこともなく高速テストが可能である。ま
た論理回路を高速で動作さけながらテストすることがで
き従来困難であった回路の最大動作周波数の測定も可能
である。
せることなく、また半導体装置の信頼性を損うことなく
テストすることができる。また制御ROMにテストプロ
グラムを書き込んでおけば論理回路の自己診断テストを
容易におこなうことができる。さらに本発明は高耐圧回
路を用いることなく通常の回路で構成できるので、信頼
性の問題を招くこともなく高速テストが可能である。ま
た論理回路を高速で動作さけながらテストすることがで
き従来困難であった回路の最大動作周波数の測定も可能
である。
第1図は本発明の第1の実施例によるテスト回路のブロ
ック図、第2図、第3図は同テスト回路の具体例を示す
回路図、第4図は本発明の第2の実施例によるテスト回
路のブロック図、第5図は従来のテスト回路に用いられ
た多照論理回路の回路図である。 10・・・入力端子、11・・・フィルタ、12・・・
カウンタ、13・・・制御ROM、14・・・論理回路
、15・・・出力端子、 20・・・入力端子、21・・・フィルタ、22・・・
カウンタ、23・・・制御ROM、24・・・論理回路
、25・・・出力端子、26・・・フリップフロップ、
27・・・アンドゲート、28・・・クロック入力端子
、29・・・リセット入力端子。 出願人代理人 佐 藤 −雄 手続補正音動式) 昭和61年3月27日 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和60年 特許願 第 216809号2、発明の名
称 テスト回路 3、補正をする者 事件との関係 特許出願人 (307) 株式会社東芝 4、代 理 人 (郵便番号100) 6428 弁理士 佐 藤 −」 5、補正命令の日付 昭和61年2月5日 (発送日 昭和61年2月25日) 6、補正の対象 図面 7、補正の内容
ック図、第2図、第3図は同テスト回路の具体例を示す
回路図、第4図は本発明の第2の実施例によるテスト回
路のブロック図、第5図は従来のテスト回路に用いられ
た多照論理回路の回路図である。 10・・・入力端子、11・・・フィルタ、12・・・
カウンタ、13・・・制御ROM、14・・・論理回路
、15・・・出力端子、 20・・・入力端子、21・・・フィルタ、22・・・
カウンタ、23・・・制御ROM、24・・・論理回路
、25・・・出力端子、26・・・フリップフロップ、
27・・・アンドゲート、28・・・クロック入力端子
、29・・・リセット入力端子。 出願人代理人 佐 藤 −雄 手続補正音動式) 昭和61年3月27日 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和60年 特許願 第 216809号2、発明の名
称 テスト回路 3、補正をする者 事件との関係 特許出願人 (307) 株式会社東芝 4、代 理 人 (郵便番号100) 6428 弁理士 佐 藤 −」 5、補正命令の日付 昭和61年2月5日 (発送日 昭和61年2月25日) 6、補正の対象 図面 7、補正の内容
Claims (1)
- 【特許請求の範囲】 1、被測定回路の通常動作用の入力信号とこの入力信号
と周波数の異なるテスト信号とを入力する入力端子と、 この入力端子に接続され、前記入力信号と前記テスト信
号とを区別し、これら信号のいずれかを通過させるフィ
ルタと、 このフィルタにより区別された前記テスト信号に基づい
てテスト用制御信号を出力するテスト制御回路とを備え
、 このテスト制御回路からのテスト用制御信号により前記
被測定回路をテストすることを特徴とするテスト回路。 2、特許請求の範囲第1項記載のテスト回路において、 前記テスト信号は前記入力信号より高い周波数であり、 前記フィルタは前記入力信号を通過して前記被測定回路
に入力し、 前記テスト制御回路は、前記テスト信号をカウントする
カウンタと、このカウンタのカウント値をアドレスとし
前記テスト用制御信号を出力する制御ROMとを有して
いることを特徴とするテスト回路。 3、特許請求の範囲第1項記載のテスト回路において、 前記テスト信号は前記入力信号より低い周波数であり、 前記フィルタは前記テスト信号を通過し、 前記テスト制御回路は、前記テスト信号に基づいて起動
するカウンタと、このカウンタのカウント値をアドレス
とし前記テスト用制御信号を出力する制御ROMとを有
していることを特徴とするテスト回路。 4、特許請求の範囲第1項乃至第3項のいずれかに記載
のテスト回路において、 前記フィルタ回路は、前記入力端子に接続され、直列接
続された偶数のインバータからなる遅延回路と、一方の
入力端がこの遅延回路の出力端に接続され、他方の入力
端が前記入力端子に接続されたノアゲートとを有してい
ることを特徴とするテスト回路。 5、特許請求の範囲第1項乃至第3項のいずれかに記載
のテスト回路において、 前記フィルタ回路は、前記入力端子に接続され、直列接
続された偶数のインバータからなる遅延回路と、一方の
入力端がこの遅延回路の出力端に接続され、他方の入力
端が前記入力端子に接続されたナンドゲートとを有して
いることを特徴とするテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60216809A JPS6275356A (ja) | 1985-09-30 | 1985-09-30 | テスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60216809A JPS6275356A (ja) | 1985-09-30 | 1985-09-30 | テスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6275356A true JPS6275356A (ja) | 1987-04-07 |
Family
ID=16694225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60216809A Pending JPS6275356A (ja) | 1985-09-30 | 1985-09-30 | テスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6275356A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
JP2015211068A (ja) * | 2014-04-24 | 2015-11-24 | ローム株式会社 | 半導体装置 |
-
1985
- 1985-09-30 JP JP60216809A patent/JPS6275356A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
JP2015211068A (ja) * | 2014-04-24 | 2015-11-24 | ローム株式会社 | 半導体装置 |
US10008284B2 (en) | 2014-04-24 | 2018-06-26 | Rohm Co., Ltd. | Semiconductor device including an interface arranged to perform external data communications |
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