JPS6275356A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPS6275356A JPS6275356A JP60216809A JP21680985A JPS6275356A JP S6275356 A JPS6275356 A JP S6275356A JP 60216809 A JP60216809 A JP 60216809A JP 21680985 A JP21680985 A JP 21680985A JP S6275356 A JPS6275356 A JP S6275356A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- circuit
- input terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置における論理回路をテストするテス
ト回路に関する。
ト回路に関する。
（発明の技術的背景とその問題点〕
半導体装置が高集積化するにつれ、１チツプに入る論理
回路が大規模化してきている。論理回路が大規模化すれ
ばそれだけ入出力用に多数のビンが必要となる。しかし
ながら論理回路が大規模化しても通常ピン数を増やすこ
とはできない。このためテスト用ビンを増やすことがで
きないばかりでなく、テスト用ビンを設けることさえ困
難となる。
回路が大規模化してきている。論理回路が大規模化すれ
ばそれだけ入出力用に多数のビンが必要となる。しかし
ながら論理回路が大規模化しても通常ピン数を増やすこ
とはできない。このためテスト用ビンを増やすことがで
きないばかりでなく、テスト用ビンを設けることさえ困
難となる。
そこでひとつのビンを通常動作用とテスト用等の多目的
に用いるため第５図に示すような多値論理回路が知られ
ている。高しきい値のインバータ１と低しきい値のイン
バータ２とを並列接続し、これら並列接続されたインバ
ータ１．２が抵抗３を介して入力端子４に接続されてい
る。入力端子４はダイオード５を介して接地されている
。この多値論理回路では入力ビン４に印加する電圧レベ
ルを変化させることにより、複数種類の信号の入力が可
能である。
に用いるため第５図に示すような多値論理回路が知られ
ている。高しきい値のインバータ１と低しきい値のイン
バータ２とを並列接続し、これら並列接続されたインバ
ータ１．２が抵抗３を介して入力端子４に接続されてい
る。入力端子４はダイオード５を介して接地されている
。この多値論理回路では入力ビン４に印加する電圧レベ
ルを変化させることにより、複数種類の信号の入力が可
能である。
しかしながら入力端子４には信号の種類により高電圧が
印加されるため、この多値論理回路を高耐圧回路としな
ければならない。高耐圧回路は素子の信頼性をそこなう
可能性があり、０Ｍ０８回路の場合ラッチアップ現象の
発生を避けることは困難であるという問題があった。ま
た例えばＮＭＯ８ＦＥＴ７のゲート酸化膜が破壊された
り、ダイオード５のＰＮジャンクションがブレークダウ
ンするという問題や高耐圧回路に対して高速なテスト信
号を入力することは困難であるという問題があった。
印加されるため、この多値論理回路を高耐圧回路としな
ければならない。高耐圧回路は素子の信頼性をそこなう
可能性があり、０Ｍ０８回路の場合ラッチアップ現象の
発生を避けることは困難であるという問題があった。ま
た例えばＮＭＯ８ＦＥＴ７のゲート酸化膜が破壊された
り、ダイオード５のＰＮジャンクションがブレークダウ
ンするという問題や高耐圧回路に対して高速なテスト信
号を入力することは困難であるという問題があった。
本発明は上記事情を考慮してなされたもので専用テスト
ビンを増設することなく、かつ半導体装置の信頼性を損
うことなくテストすることができる半導体装置内蔵形の
テスト回路を提供することを目的とする。
ビンを増設することなく、かつ半導体装置の信頼性を損
うことなくテストすることができる半導体装置内蔵形の
テスト回路を提供することを目的とする。
上記目的を達成するために本発明によるテスト回路は、
被測定回路の通常動作用の入力信号とこの入力信号と周
波数の異なるテスト信号とを入力する入力端子と、この
入力端子に接続され、前記入力信号と前記テスト信号と
を区別し、これら信号のいずれかを通過させるフィルタ
と、このフィルタにより区別された前記テスト信号に基
づいてテスト用制御信号を出力するテスト制御回路とを
備え、このテスト制御回路からのテスト用制御信号によ
り前記被測定回路をテストすることを特徴とする。
被測定回路の通常動作用の入力信号とこの入力信号と周
波数の異なるテスト信号とを入力する入力端子と、この
入力端子に接続され、前記入力信号と前記テスト信号と
を区別し、これら信号のいずれかを通過させるフィルタ
と、このフィルタにより区別された前記テスト信号に基
づいてテスト用制御信号を出力するテスト制御回路とを
備え、このテスト制御回路からのテスト用制御信号によ
り前記被測定回路をテストすることを特徴とする。
本発明の第１の実施例によるテスト回路を第１図に示す
。入力端子１０にはフィルタ１１とカウンタ１２が接続
されている。フィルタ１１はローパスフィルタ１１であ
り、パルス幅の広いリセット信号は通過するがパルス幅
の狭いテスＩ・信号は通過しないように構成されている
。カウンタ１２は入力端子１０から入力するパルスをカ
ウントする。このカウンタ１２のリセット端にはフィル
タ１１の出力端が接続されている。カウンタ１２のカウ
ント値は制御ＲＯＭ１３のアドレス入力端に入力される
。制御ＲＯＭ１３からはカウンタ１２のカウント値をア
ドレスとする記憶内容が論理回路１４に出力される。論
理回路１４のリセット入力端はフィルタ１１の出力端に
接続される。論理回路１４は被テスト回路であり所定の
出力信号が出力端子１５に出力される。
。入力端子１０にはフィルタ１１とカウンタ１２が接続
されている。フィルタ１１はローパスフィルタ１１であ
り、パルス幅の広いリセット信号は通過するがパルス幅
の狭いテスＩ・信号は通過しないように構成されている
。カウンタ１２は入力端子１０から入力するパルスをカ
ウントする。このカウンタ１２のリセット端にはフィル
タ１１の出力端が接続されている。カウンタ１２のカウ
ント値は制御ＲＯＭ１３のアドレス入力端に入力される
。制御ＲＯＭ１３からはカウンタ１２のカウント値をア
ドレスとする記憶内容が論理回路１４に出力される。論
理回路１４のリセット入力端はフィルタ１１の出力端に
接続される。論理回路１４は被テスト回路であり所定の
出力信号が出力端子１５に出力される。
次にこのテスト回路の動作を説明する。テスト時でない
通常動作時には入力端子１０にはパルス幅の広いリセッ
ト信号が入力する。したがってリセット信号はこのフィ
ルタ１１を通過し、論理回路１４及びカウンタ１２をリ
セットさせる。またリセット信号はカウンタ１２にも入
れられカウントされるが、リセットパルスの幅が十分長
いのでフィルタ１１の出力信号によりカウンタ１２はリ
セットされカウント値は増加しない。その後論理回路１
４は通常動作をおこない所定の出力信号を出力端子１５
から出力する。
通常動作時には入力端子１０にはパルス幅の広いリセッ
ト信号が入力する。したがってリセット信号はこのフィ
ルタ１１を通過し、論理回路１４及びカウンタ１２をリ
セットさせる。またリセット信号はカウンタ１２にも入
れられカウントされるが、リセットパルスの幅が十分長
いのでフィルタ１１の出力信号によりカウンタ１２はリ
セットされカウント値は増加しない。その後論理回路１
４は通常動作をおこない所定の出力信号を出力端子１５
から出力する。
次にテスト時の動作を説明する。テスト時にはテスタ（
図示せず）は入力端子１０から、フィルタ１１を通過し
ないようなパルス幅の狭いテスト信号を入力する。この
テスト信号はフィルタ１１を通過しないから、カウンタ
１２はリセットされず入力するテスト信号が順次カウン
トされる。カウンタ１２のカウント値は順次変化し、そ
れにより制ｔｌｌＲＯＭ１３からは異なるアドレスの記
憶内容が順次出力される。なお、制御ＲＯＭ１３の内容
は論理回路１４のテスト用に予め定めておく。
図示せず）は入力端子１０から、フィルタ１１を通過し
ないようなパルス幅の狭いテスト信号を入力する。この
テスト信号はフィルタ１１を通過しないから、カウンタ
１２はリセットされず入力するテスト信号が順次カウン
トされる。カウンタ１２のカウント値は順次変化し、そ
れにより制ｔｌｌＲＯＭ１３からは異なるアドレスの記
憶内容が順次出力される。なお、制御ＲＯＭ１３の内容
は論理回路１４のテスト用に予め定めておく。
論理回路１４は制御ＲＯＭ１３の出力信号の変化に応じ
て所定の信号を出力端子１５に出力する。
て所定の信号を出力端子１５に出力する。
テスタは出力端子１５の信号が予定の出力信号であるか
どうかをチェックし、論理回路１４をテストする。
どうかをチェックし、論理回路１４をテストする。
本実施例によれば高速なテスト信号を入力して高速テス
トをすることができる。
トをすることができる。
第２図は、第１図に示すテスト回路の一興体例を示した
ものである。フィルタ１１は、インバータ１１１，１１
２，１１３．１１４と、ノアゲート１１５と、インバー
タ１１６により構成されている。インバータ１１１，１
１２，１１３゜１１４は直列接続されて遅延回路を構成
している。
ものである。フィルタ１１は、インバータ１１１，１１
２，１１３．１１４と、ノアゲート１１５と、インバー
タ１１６により構成されている。インバータ１１１，１
１２，１１３゜１１４は直列接続されて遅延回路を構成
している。
ノアゲート１１５の一方の入力端にはインバータ１１４
の出力端が接続され、他方の入力端はインバータ１１１
の入力端と共通接続されている。
の出力端が接続され、他方の入力端はインバータ１１１
の入力端と共通接続されている。
カウンタ１２では、２つのフリップフロップ１２１．１
２２が縦続接続されている。フリップ７０ツブ１２１の
クロック入力端にはインバータ１２３を介して入力端子
１０からの信号が入力される。フリップフロップ１２１
の出力端Ｑは入力＠ｉＤに接続されるとともに、フリッ
プフロップ１２２のクロック入力端に接続される。フリ
ップフロップ１２２の出力端Ｑは入力端りに接続される
。なおフィルタ１１の出力端、すなわちインバータ１１
６の出力端は、これらフリップフロップ１２１．１２２
のリセット入力端に接続されている。
２２が縦続接続されている。フリップ７０ツブ１２１の
クロック入力端にはインバータ１２３を介して入力端子
１０からの信号が入力される。フリップフロップ１２１
の出力端Ｑは入力＠ｉＤに接続されるとともに、フリッ
プフロップ１２２のクロック入力端に接続される。フリ
ップフロップ１２２の出力端Ｑは入力端りに接続される
。なおフィルタ１１の出力端、すなわちインバータ１１
６の出力端は、これらフリップフロップ１２１．１２２
のリセット入力端に接続されている。
制御ＲＯＭ１３にはカンウタ１２からの出力信号ＱＯ，
Ｑｌが入力される。これら信号ＱＯ。
Ｑｌが入力される。これら信号ＱＯ。
Ｑｌはそれぞれインバータ１３１．１３２で反転され、
制御］ＲＯＭ１３のＲＯＭ部１３３には信号ＱＯ，ＱＯ
，Ｑ１．Ｑｌが入力される。ＲＯＭ部１３３はカウンタ
１２のカウント値、すなわち信号ＱＯ，Ｑ１により出力
信号Ｄｉ、Ｄ２．Ｄ３゜Ｄ４のいずれかが１となるよう
に形成されている。
制御］ＲＯＭ１３のＲＯＭ部１３３には信号ＱＯ，ＱＯ
，Ｑ１．Ｑｌが入力される。ＲＯＭ部１３３はカウンタ
１２のカウント値、すなわち信号ＱＯ，Ｑ１により出力
信号Ｄｉ、Ｄ２．Ｄ３゜Ｄ４のいずれかが１となるよう
に形成されている。
これら出力信号Ｄｉ、Ｄ２．Ｄ３．Ｄ４は論理回路１４
に入力されている。
に入力されている。
論理回路１４はこの具体例では３つのフリップフロップ
１４１，１４２，１４３とノアゲート１４４により構成
されている。フリップフロップ１４１．１４２，１４３
は縦続接続されている。
１４１，１４２，１４３とノアゲート１４４により構成
されている。フリップフロップ１４１．１４２，１４３
は縦続接続されている。
フリップフロップ１４１，１４２．１４３のクロック入
力端には入力端子１０が接続され、リセット入力端には
フィルタ１１の出力端が接続されている。フリップフロ
ップ１４２とフリップフロップ１４３の各出力端Ｑはノ
アゲート１４４の各入力端に接続され、ノアゲート１４
４の出力端はフリップフロップ１４１の入力端りに接続
されている。
力端には入力端子１０が接続され、リセット入力端には
フィルタ１１の出力端が接続されている。フリップフロ
ップ１４２とフリップフロップ１４３の各出力端Ｑはノ
アゲート１４４の各入力端に接続され、ノアゲート１４
４の出力端はフリップフロップ１４１の入力端りに接続
されている。
信号Ｄ１．Ｄ２．Ｄ３．Ｄ４により論理回路１４中の各
内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４の状態を外部に出力
するために、ナンドゲート１４５．１４６，１４７．１
４８および４人力すンドゲート１４９が設けられている
。すなわち、内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４をナン
ドゲート１４５，１４６，１４７，１４８の一方の入力
端に接続し、他方の入力端にはそれぞれ信号Ｄ１゜Ｄ２
．Ｄ３．Ｄ４を入力する。これらナンドゲート１４５，
１４６，１４７．１４８の出力端は４人力ナンドゲート
１４９に接続され、この４人力ナンドゲート１４９の出
力端は、出力端子１５に接続されている。これによりカ
ウンタ１２のカウント値により信号Ｄｉ、Ｄ２．Ｄ３．
Ｄ４のいずれかが１となりこれにより出力端子１５から
論理回路１４の内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４の状
態が出力されることになる。
内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４の状態を外部に出力
するために、ナンドゲート１４５．１４６，１４７．１
４８および４人力すンドゲート１４９が設けられている
。すなわち、内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４をナン
ドゲート１４５，１４６，１４７，１４８の一方の入力
端に接続し、他方の入力端にはそれぞれ信号Ｄ１゜Ｄ２
．Ｄ３．Ｄ４を入力する。これらナンドゲート１４５，
１４６，１４７．１４８の出力端は４人力ナンドゲート
１４９に接続され、この４人力ナンドゲート１４９の出
力端は、出力端子１５に接続されている。これによりカ
ウンタ１２のカウント値により信号Ｄｉ、Ｄ２．Ｄ３．
Ｄ４のいずれかが１となりこれにより出力端子１５から
論理回路１４の内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４の状
態が出力されることになる。
フィルタ１１の他の具体例を第３図に示す。
インバータ１１０１．１１０２，１１０３゜１１０４と
ナンドゲート１１０５とインバータ１１０６．１１０７
により構成されている。インバータ１１０１．１１０２
．１１０３．１１０４は直列接続されて遅延回路を構成
している。ナンドゲート１１０５の一方の入力端にはイ
ンバータ１１０４の出力端が接続され、他方の入力端は
インバータ１１０１の入力端と共通接続されている。
ナンドゲート１１０５とインバータ１１０６．１１０７
により構成されている。インバータ１１０１．１１０２
．１１０３．１１０４は直列接続されて遅延回路を構成
している。ナンドゲート１１０５の一方の入力端にはイ
ンバータ１１０４の出力端が接続され、他方の入力端は
インバータ１１０１の入力端と共通接続されている。
フィルタ１１の入力端とインバータ１１０１どの間には
インバータ１１０６が挿入され、ナンドゲート１１０５
とフィルタ１１の出力端の間にはインバータ１１０７が
挿入されている。
インバータ１１０６が挿入され、ナンドゲート１１０５
とフィルタ１１の出力端の間にはインバータ１１０７が
挿入されている。
本発明の第２の実施例によるテスト回路を第４図に示す
。入力端子２０にはフィルタ２１と論理回路２４が接続
されている。フィルタ２１は周波数の低いゆっくり変化
する信号は通過するが、周波数の高い速く変化する信号
は通過しないように構成されている。フィルタ２１には
、フィルタ２１からの信号で状態を変化させるフリップ
フロップ２６が接続されている。すなわちフィルタ２１
の出力端はフリップフロップ２６のクロック入力端に接
続されている。フリップフロップ２６の出力端Ｑは入力
ｍＤに接続されている。
。入力端子２０にはフィルタ２１と論理回路２４が接続
されている。フィルタ２１は周波数の低いゆっくり変化
する信号は通過するが、周波数の高い速く変化する信号
は通過しないように構成されている。フィルタ２１には
、フィルタ２１からの信号で状態を変化させるフリップ
フロップ２６が接続されている。すなわちフィルタ２１
の出力端はフリップフロップ２６のクロック入力端に接
続されている。フリップフロップ２６の出力端Ｑは入力
ｍＤに接続されている。
カウンタ２２はクロック入力端子２８から入力するクロ
ック信号をカウントする。クロック入力端子２８とカウ
ンタ２２の間には、フリップフロップ２６の出力信号Ｑ
を入力したアンドゲート２７が挿入されている。フリッ
プフロップ２６の状態によりカウンタ２２にクロック信
号が入力されたり、その入力が阻止されたりする。カウ
ンタ２２のカウント値は制御ＲＯＭ２３のアドレス入力
端に入力される。制御］ＲＯＭ２３からはカウンタ２２
のカウント値をアドレスとする記憶内容が論理回路２４
に出力される。論理回路２４は被テスト回路であり、制
ｔ１１ＲＯＭからの信号に応じた所定の出力信号が出力
端子２５に出力される。なおリセット信号はリセット入
力端子２つから入力され、カウンタ２２、論理回路２４
、フリップフロップ２６のリセット端はこのリセット入
力端子２９に接続されている。
ック信号をカウントする。クロック入力端子２８とカウ
ンタ２２の間には、フリップフロップ２６の出力信号Ｑ
を入力したアンドゲート２７が挿入されている。フリッ
プフロップ２６の状態によりカウンタ２２にクロック信
号が入力されたり、その入力が阻止されたりする。カウ
ンタ２２のカウント値は制御ＲＯＭ２３のアドレス入力
端に入力される。制御］ＲＯＭ２３からはカウンタ２２
のカウント値をアドレスとする記憶内容が論理回路２４
に出力される。論理回路２４は被テスト回路であり、制
ｔ１１ＲＯＭからの信号に応じた所定の出力信号が出力
端子２５に出力される。なおリセット信号はリセット入
力端子２つから入力され、カウンタ２２、論理回路２４
、フリップフロップ２６のリセット端はこのリセット入
力端子２９に接続されている。
次にこのテスト回路の動作を説明する。テスト時でない
通常動作時には、入力端子２０は通常の一１ａ信号の入
力用として用いられる。ただしフィルタ２１を通過しな
いように立上りまたは立下りは速く変化するような信号
にする。したがってこの一般信号はフィルタ２１を通過
しないのでフリップフロップ２６はリセットされたまま
状態を変化させず○を出力する。したがってカウンタ２
２にはクロック入力端子２８からのクロック信号が入力
されずカウント値はＯのまま変化しない。論理回路２４
は通常動作をおこない所定の出力信号を出力端子２５か
ら出力する。
通常動作時には、入力端子２０は通常の一１ａ信号の入
力用として用いられる。ただしフィルタ２１を通過しな
いように立上りまたは立下りは速く変化するような信号
にする。したがってこの一般信号はフィルタ２１を通過
しないのでフリップフロップ２６はリセットされたまま
状態を変化させず○を出力する。したがってカウンタ２
２にはクロック入力端子２８からのクロック信号が入力
されずカウント値はＯのまま変化しない。論理回路２４
は通常動作をおこない所定の出力信号を出力端子２５か
ら出力する。
次にテスト時の動作を説明する。テスト時にはテスタ（
図示せず）は入力端子２０からフィルタ２１を通過する
ようなゆっくり変化するテスト信号を入力する。このテ
スト信号はフィルタ２１を通過し、フリップフロップ２
６の状態を変化させる。すると出力信号ＱはＯから１に
変化し、アンドゲート２７はクロック信号を通過させる
ので、カウンタ２２はクロック信号をカウントする。カ
ウンタ２２のカウント値は順次変化し、それにより制御
ＲＯＭ２３からは異なるアドレスの内容が順次出力され
る。制御ＲＯＭ２３の内容は論理回路２４のテスト用に
予め定めておく。論理回路２４は制御ＲＯＭ２３の出力
信号の変化に応じて所定の信号を出力端子２５に出力す
る。テスタは出力端子２５の信号が所定の出力信号であ
るかどうかをチェックし、論理回路２４をテストする。
図示せず）は入力端子２０からフィルタ２１を通過する
ようなゆっくり変化するテスト信号を入力する。このテ
スト信号はフィルタ２１を通過し、フリップフロップ２
６の状態を変化させる。すると出力信号ＱはＯから１に
変化し、アンドゲート２７はクロック信号を通過させる
ので、カウンタ２２はクロック信号をカウントする。カ
ウンタ２２のカウント値は順次変化し、それにより制御
ＲＯＭ２３からは異なるアドレスの内容が順次出力され
る。制御ＲＯＭ２３の内容は論理回路２４のテスト用に
予め定めておく。論理回路２４は制御ＲＯＭ２３の出力
信号の変化に応じて所定の信号を出力端子２５に出力す
る。テスタは出力端子２５の信号が所定の出力信号であ
るかどうかをチェックし、論理回路２４をテストする。
本実施例の場合し高速なりロック信号を用いることによ
り、高速にテストすることができる。
り、高速にテストすることができる。
以上の通り本発明によればテスト用の入力ピンを増加さ
せることなく、また半導体装置の信頼性を損うことなく
テストすることができる。また制御ＲＯＭにテストプロ
グラムを書き込んでおけば論理回路の自己診断テストを
容易におこなうことができる。さらに本発明は高耐圧回
路を用いることなく通常の回路で構成できるので、信頼
性の問題を招くこともなく高速テストが可能である。ま
た論理回路を高速で動作さけながらテストすることがで
き従来困難であった回路の最大動作周波数の測定も可能
である。
せることなく、また半導体装置の信頼性を損うことなく
テストすることができる。また制御ＲＯＭにテストプロ
グラムを書き込んでおけば論理回路の自己診断テストを
容易におこなうことができる。さらに本発明は高耐圧回
路を用いることなく通常の回路で構成できるので、信頼
性の問題を招くこともなく高速テストが可能である。ま
た論理回路を高速で動作さけながらテストすることがで
き従来困難であった回路の最大動作周波数の測定も可能
である。
第１図は本発明の第１の実施例によるテスト回路のブロ
ック図、第２図、第３図は同テスト回路の具体例を示す
回路図、第４図は本発明の第２の実施例によるテスト回
路のブロック図、第５図は従来のテスト回路に用いられ
た多照論理回路の回路図である。 １０・・・入力端子、１１・・・フィルタ、１２・・・
カウンタ、１３・・・制御ＲＯＭ、１４・・・論理回路
、１５・・・出力端子、 ２０・・・入力端子、２１・・・フィルタ、２２・・・
カウンタ、２３・・・制御ＲＯＭ、２４・・・論理回路
、２５・・・出力端子、２６・・・フリップフロップ、
２７・・・アンドゲート、２８・・・クロック入力端子
、２９・・・リセット入力端子。 出願人代理人 佐 藤 −雄 手続補正音動式） 昭和６１年３月２７日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年 特許願 第 ２１６８０９号２、発明の名
称 テスト回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社東芝 ４、代 理 人 （郵便番号１００） ６４２８ 弁理士 佐 藤 −」 ５、補正命令の日付 昭和６１年２月５日 （発送日 昭和６１年２月２５日） ６、補正の対象 図面 ７、補正の内容
ック図、第２図、第３図は同テスト回路の具体例を示す
回路図、第４図は本発明の第２の実施例によるテスト回
路のブロック図、第５図は従来のテスト回路に用いられ
た多照論理回路の回路図である。 １０・・・入力端子、１１・・・フィルタ、１２・・・
カウンタ、１３・・・制御ＲＯＭ、１４・・・論理回路
、１５・・・出力端子、 ２０・・・入力端子、２１・・・フィルタ、２２・・・
カウンタ、２３・・・制御ＲＯＭ、２４・・・論理回路
、２５・・・出力端子、２６・・・フリップフロップ、
２７・・・アンドゲート、２８・・・クロック入力端子
、２９・・・リセット入力端子。 出願人代理人 佐 藤 −雄 手続補正音動式） 昭和６１年３月２７日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年 特許願 第 ２１６８０９号２、発明の名
称 テスト回路 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社東芝 ４、代 理 人 （郵便番号１００） ６４２８ 弁理士 佐 藤 −」 ５、補正命令の日付 昭和６１年２月５日 （発送日 昭和６１年２月２５日） ６、補正の対象 図面 ７、補正の内容
Claims (1)
- 【特許請求の範囲】 １、被測定回路の通常動作用の入力信号とこの入力信号
と周波数の異なるテスト信号とを入力する入力端子と、 この入力端子に接続され、前記入力信号と前記テスト信
号とを区別し、これら信号のいずれかを通過させるフィ
ルタと、 このフィルタにより区別された前記テスト信号に基づい
てテスト用制御信号を出力するテスト制御回路とを備え
、 このテスト制御回路からのテスト用制御信号により前記
被測定回路をテストすることを特徴とするテスト回路。 ２、特許請求の範囲第１項記載のテスト回路において、 前記テスト信号は前記入力信号より高い周波数であり、 前記フィルタは前記入力信号を通過して前記被測定回路
に入力し、 前記テスト制御回路は、前記テスト信号をカウントする
カウンタと、このカウンタのカウント値をアドレスとし
前記テスト用制御信号を出力する制御ＲＯＭとを有して
いることを特徴とするテスト回路。 ３、特許請求の範囲第１項記載のテスト回路において、 前記テスト信号は前記入力信号より低い周波数であり、 前記フィルタは前記テスト信号を通過し、 前記テスト制御回路は、前記テスト信号に基づいて起動
するカウンタと、このカウンタのカウント値をアドレス
とし前記テスト用制御信号を出力する制御ＲＯＭとを有
していることを特徴とするテスト回路。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
のテスト回路において、 前記フィルタ回路は、前記入力端子に接続され、直列接
続された偶数のインバータからなる遅延回路と、一方の
入力端がこの遅延回路の出力端に接続され、他方の入力
端が前記入力端子に接続されたノアゲートとを有してい
ることを特徴とするテスト回路。 ５、特許請求の範囲第１項乃至第３項のいずれかに記載
のテスト回路において、 前記フィルタ回路は、前記入力端子に接続され、直列接
続された偶数のインバータからなる遅延回路と、一方の
入力端がこの遅延回路の出力端に接続され、他方の入力
端が前記入力端子に接続されたナンドゲートとを有して
いることを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216809A JPS6275356A (ja) | 1985-09-30 | 1985-09-30 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216809A JPS6275356A (ja) | 1985-09-30 | 1985-09-30 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6275356A true JPS6275356A (ja) | 1987-04-07 |
Family
ID=16694225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216809A Pending JPS6275356A (ja) | 1985-09-30 | 1985-09-30 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2015211068A (ja) * | 2014-04-24 | 2015-11-24 | ローム株式会社 | 半導体装置 |
-
1985
- 1985-09-30 JP JP60216809A patent/JPS6275356A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011007507A (ja) * | 2009-06-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2015211068A (ja) * | 2014-04-24 | 2015-11-24 | ローム株式会社 | 半導体装置 |
| US10008284B2 (en) | 2014-04-24 | 2018-06-26 | Rohm Co., Ltd. | Semiconductor device including an interface arranged to perform external data communications |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0476871B1 (en) | Process monitor circuit and method | |
| US3806891A (en) | Logic circuit for scan-in/scan-out | |
| US6239611B1 (en) | Circuit and method for testing whether a programmable logic device complies with a zero-hold-time requirement | |
| US5686855A (en) | Process monitor for CMOS integrated circuits | |
| US20040061561A1 (en) | Sram process monitor cell | |
| US3976949A (en) | Edge sensitive set-reset flip flop | |
| EP0399207A2 (en) | Test selection system | |
| JPH0357651B2 (ja) | ||
| US5198709A (en) | Address transition detector circuit | |
| JPS6275356A (ja) | テスト回路 | |
| JPH06201769A (ja) | テスト回路内蔵半導体集積回路 | |
| US4797652A (en) | Status register bit and delta | |
| JP2778443B2 (ja) | スキャンパステスト回路の最適化方法 | |
| US5381418A (en) | Testable latch self checker | |
| JPH0442500A (ja) | 半導体記憶装置 | |
| KR100288994B1 (ko) | 버스트 모드를 갖는 동기 반도체 메모리에서 사용하는 버스트길이판정회로 | |
| JPH01170874A (ja) | 半導体集積回路装置のテストモード設定回路 | |
| US11848671B2 (en) | Configuration latch for programmable logic device | |
| Acosta et al. | Modeling of real bistables in VHDL | |
| KR970007263B1 (ko) | 마이크로 콘트롤러의 진단 롬 테스트 모드 인에이블 회로 | |
| JPH0795090B2 (ja) | 半導体集積回路のテストモード設定回路 | |
| US5130575A (en) | Testable latch self checker | |
| JPH0368568B2 (ja) | ||
| JP2590346B2 (ja) | 半導体装置 | |
| JPH04302523A (ja) | パルス発生装置 |