JPS6273639A - 半導体チツプの装着方法 - Google Patents
半導体チツプの装着方法Info
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- JPS6273639A JPS6273639A JP60213020A JP21302085A JPS6273639A JP S6273639 A JPS6273639 A JP S6273639A JP 60213020 A JP60213020 A JP 60213020A JP 21302085 A JP21302085 A JP 21302085A JP S6273639 A JPS6273639 A JP S6273639A
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- chip
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- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H05K3/3431—Leadless components
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
フェイスダウンホンディング法で位置精度よく半導体チ
ップを接合する方法として四隅のバットを他のパッドよ
りも大きく形成する接合方法。
ップを接合する方法として四隅のバットを他のパッドよ
りも大きく形成する接合方法。
〔産業上の利用分野）
本発明は位置合わせ精度よく半導体チップを基板上にフ
ェイスダウンボンディングする方法に関する。
ェイスダウンボンディングする方法に関する。
半導体千ツブ（以下略してチップ）をセラミック基板上
に形成されている配線パターンと回路接続する方法とし
てワイヤボンデインク法とフェイスダウンボンディング
法が知られている。
に形成されている配線パターンと回路接続する方法とし
てワイヤボンデインク法とフェイスダウンボンディング
法が知られている。
ここで面者はチップの裏面を共晶ボンディングや銀ペー
ストなどを用いて基板に接着した後、チップの周辺に設
けであるボンディングバットとセラミック基板上にパタ
ーン形成されている配線先端部のパッド部とを金線ある
いはアルミニラ１．線を用いてワイヤ接続する方法であ
る。
ストなどを用いて基板に接着した後、チップの周辺に設
けであるボンディングバットとセラミック基板上にパタ
ーン形成されている配線先端部のパッド部とを金線ある
いはアルミニラ１．線を用いてワイヤ接続する方法であ
る。
一方、後者はチップ面と基板面とにマトリックス状にパ
ッドを設け、基板加熱を行いつつ両者を正確に位置合わ
せして接合する方法である。
ッドを設け、基板加熱を行いつつ両者を正確に位置合わ
せして接合する方法である。
この両者を比較すると従来のチップ装着法は大部分がワ
イヤポンディグ法で行われており、ＩＣの装着法として
現在も使用されている。
イヤポンディグ法で行われており、ＩＣの装着法として
現在も使用されている。
然し・半導体単位素子の小形化と集積化が進んでＬＳＩ
やＶＬＳＩが実用化されて、チップの外部取り出し端子
数が厖大となると、チップを接着する基板面に多数の配
線パターンを形成することが困難となり、またボンディ
ングワイヤ同士が接触し短絡する危険性が高くなった。
やＶＬＳＩが実用化されて、チップの外部取り出し端子
数が厖大となると、チップを接着する基板面に多数の配
線パターンを形成することが困難となり、またボンディ
ングワイヤ同士が接触し短絡する危険性が高くなった。
一方、フェイスダウンポンディグ法はチップ上にマトリ
ックス状にポンデイングパツドを形成することができ、
またこれと接合するセラミック基板は多層配線構造をと
り、表面層に形成したマトリックス状のパッドはコンタ
クトホールを通じて各層に設けである回路パターンと回
路接続が可能である。
ックス状にポンデイングパツドを形成することができ、
またこれと接合するセラミック基板は多層配線構造をと
り、表面層に形成したマトリックス状のパッドはコンタ
クトホールを通じて各層に設けである回路パターンと回
路接続が可能である。
これらの点からＬＳＩやＶＬＳＩなど集積度の大きなチ
ップの装着法としてフェイスダウンボンディング法が実
用化されつつある。
ップの装着法としてフェイスダウンボンディング法が実
用化されつつある。
第２図は従来のフェイスダウンボンディング法を模式的
に示すもので、この例の場合チップ１の面一１−に４×
４個のチップのバッド２がマトリックス状に配列し−Ｃ
いる状態を示しているが、現状においては例えば１２Ｘ
１２個のように多数個が配列しており、またチップのバ
ッド２の直径ば１２５ ｐｍ或いは２５０ μｍと極め
て小さいものが使用されている。
に示すもので、この例の場合チップ１の面一１−に４×
４個のチップのバッド２がマトリックス状に配列し−Ｃ
いる状態を示しているが、現状においては例えば１２Ｘ
１２個のように多数個が配列しており、またチップのバ
ッド２の直径ば１２５ ｐｍ或いは２５０ μｍと極め
て小さいものが使用されている。
また基板にパターン形成されている基板のバッド３もチ
ップのパッド２に対応して同じ大きさに作られている。
ップのパッド２に対応して同じ大きさに作られている。
ここでチップのバット２は半円状の半［７３粒で形成さ
れており、また基板のバッド３はガラスセラミックスな
どで構成されて多層構成をとる基板４の上に真空蒸着法
と写真食刻技術（ホトリソグラフィ）とを用いて銅（Ｃ
ＩＪ）と金（Ａｕ）の二層構造をとるものやＣｕパター
ンの七に半田の被覆を施したものなどが用いられている
。
れており、また基板のバッド３はガラスセラミックスな
どで構成されて多層構成をとる基板４の上に真空蒸着法
と写真食刻技術（ホトリソグラフィ）とを用いて銅（Ｃ
ＩＪ）と金（Ａｕ）の二層構造をとるものやＣｕパター
ンの七に半田の被覆を施したものなどが用いられている
。
そして両者の接合は２台のＴνカメラを備えたボンダを
用い、第１のＴＶカメラでチップの装着を行う基板面上
にマトリックス状に形成されているパッドのパターンを
モニターしておき、真空チャックでチップ１の裏面を吸
着し、反射鏡を用いて第２のＴνカメラでバッドのパタ
ーンを捕らえ、両者の画像を重ね合わせることで位置決
めが行われている。
用い、第１のＴＶカメラでチップの装着を行う基板面上
にマトリックス状に形成されているパッドのパターンを
モニターしておき、真空チャックでチップ１の裏面を吸
着し、反射鏡を用いて第２のＴνカメラでバッドのパタ
ーンを捕らえ、両者の画像を重ね合わせることで位置決
めが行われている。
そして接合は基板４を半田の融点付近まで予備加熱して
おき、これにチップ１を重ね合わせて仮り付けし、更に
融点以上の温度でリフローすることにより行われている
。
おき、これにチップ１を重ね合わせて仮り付けし、更に
融点以上の温度でリフローすることにより行われている
。
この場合厳密には第２図（Ｂ）に示すようにチップのバ
ッド２と基板のパッド３との間には多少の位置ずれは存
在するが、溶融した半田同士が表面張力によって最小の
体積をとろうとするセルフアライメント効果によって自
動的に位置合わせが進行し、正しい接合が行われている
。
ッド２と基板のパッド３との間には多少の位置ずれは存
在するが、溶融した半田同士が表面張力によって最小の
体積をとろうとするセルフアライメント効果によって自
動的に位置合わせが進行し、正しい接合が行われている
。
然し、先に記したようにチップのバッドｌの径が１２５
μｍあるいは２５０１Ｊｍと小形化してくると、チップ
のパッド２と基板のパッド３との位置合わせを精度よく
行うことは益々困難となり、またセルフアライメント効
果による位置修正も難しくなってきている。
μｍあるいは２５０１Ｊｍと小形化してくると、チップ
のパッド２と基板のパッド３との位置合わせを精度よく
行うことは益々困難となり、またセルフアライメント効
果による位置修正も難しくなってきている。
そして両者が部分的に接合している状態では接合が点接
触あるいは線接触となって接触抵抗が増加し、また接着
強変度も減少して晶ｎの低下を招いている。
触あるいは線接触となって接触抵抗が増加し、また接着
強変度も減少して晶ｎの低下を招いている。
以上記したようにＬＳＩやＶＬＳＩのように集積度の大
きなチップをフェイスダウンボンディングする場合はチ
ップ面積に較べてチップのバッド２と基板のパッド３の
径が小さく、そのため位置合わせが困難で接触抵抗の増
加や接着強度の低下を生し品質や収率を下げていること
が問題である。
きなチップをフェイスダウンボンディングする場合はチ
ップ面積に較べてチップのバッド２と基板のパッド３の
径が小さく、そのため位置合わせが困難で接触抵抗の増
加や接着強度の低下を生し品質や収率を下げていること
が問題である。
上記の問題は半導体チップ上にマトリックス状に配列し
て形成されているチップのパッドと基板面上に形成され
ている基板のパッドとを位置合わせして接合するフェイ
スダウンボンディングにおいて、マトリックス状に配列
しているチップ面の四隅のパッドと基板面上の四隅のパ
ッドをそれぞれ他のパッドよりも大きな径で形成する半
導体チップの装着方法を用いることにより解決すること
ができる。
て形成されているチップのパッドと基板面上に形成され
ている基板のパッドとを位置合わせして接合するフェイ
スダウンボンディングにおいて、マトリックス状に配列
しているチップ面の四隅のパッドと基板面上の四隅のパ
ッドをそれぞれ他のパッドよりも大きな径で形成する半
導体チップの装着方法を用いることにより解決すること
ができる。
（作用〕
本発明はセルフアライメント効果を有効に使用する方法
として、チップ面および基板面にマトリックス状に形成
されているパッドのうち、四隅のパッドのみを他に較べ
て大きく形成するものである。
として、チップ面および基板面にマトリックス状に形成
されているパッドのうち、四隅のパッドのみを他に較べ
て大きく形成するものである。
すなわちセルフアライメント効果を生ずるにはチップの
パッド２と基板のパッド３との位置ずれに許容範囲があ
り、相互のずれが大きく、例えば点接触している状態で
は両者の表面張力による矯正作用は働かないが、四隅に
あるバ・ソド相互間でセルフアライメント効果が働いて
位置の微量の矯正が起って、ずれの許容範囲に入ると、
総てのパッドについてセルフアライメント効果が生じて
正確な接合が行われるのである。
パッド２と基板のパッド３との位置ずれに許容範囲があ
り、相互のずれが大きく、例えば点接触している状態で
は両者の表面張力による矯正作用は働かないが、四隅に
あるバ・ソド相互間でセルフアライメント効果が働いて
位置の微量の矯正が起って、ずれの許容範囲に入ると、
総てのパッドについてセルフアライメント効果が生じて
正確な接合が行われるのである。
なお、四隅のパッドを大きくする場合にも制限があって
、大き過ぎるとチップ１と基板４を接合する際に四隅の
パッドのみ接合し、他のバットは微少間隙を隔てて対向
して接合が起こらないと云う現象が起こり得る。
、大き過ぎるとチップ１と基板４を接合する際に四隅の
パッドのみ接合し、他のバットは微少間隙を隔てて対向
して接合が起こらないと云う現象が起こり得る。
そのために四隅のバッド径は他のパッド径に対し１．５
〜２．５倍程度にすることが好ましい。
〜２．５倍程度にすることが好ましい。
第１図は本発明を実施したチップ１の平面図（Ａ）と、
この装着状態を模式的に示す正面図（Ｂ）である。
この装着状態を模式的に示す正面図（Ｂ）である。
すなわち四隅に設けたチップのパッド５と基板のパッド
６はそれぞれ他のパッド２．３が直径１２５μｍで形成
しであるのに対し二倍の大きさの２５０μＭに形成しで
ある。
６はそれぞれ他のパッド２．３が直径１２５μｍで形成
しであるのに対し二倍の大きさの２５０μＭに形成しで
ある。
そして、従来と同様に基板４にボンダーを用いて位置合
せを行い、リフロー処理を行ったが、セルフアライメン
ト効果がよく働き、従来のような接触抵抗不良の発生は
皆無であった。
せを行い、リフロー処理を行ったが、セルフアライメン
ト効果がよく働き、従来のような接触抵抗不良の発生は
皆無であった。
なおチップ１の自重により四隅のチップのパッド５は勿
論これを除く他のチップのバ、２ド２も一様に接合して
いるのが観察された。
論これを除く他のチップのバ、２ド２も一様に接合して
いるのが観察された。
以上記したように本発明の実施により、ＬＳＩやＶＬＳ
Ｉのような集積度の大きなチップについても、従来のＩ
Ｃチップと同様に位置合わせ精度よく接合させることが
可能となる。
Ｉのような集積度の大きなチップについても、従来のＩ
Ｃチップと同様に位置合わせ精度よく接合させることが
可能となる。
第１図は本発明に係るチップの装着状態を示す平面図（
Ａ）と正面図（Ｂ）、 第２図は従来のチップの装着状態を示す平面図（Ａ）と
正面図（Ｂ）、 である。 図において、 １はチップ、 ２，５はチップのパッド、３
．６は基板のパッド、
Ａ）と正面図（Ｂ）、 第２図は従来のチップの装着状態を示す平面図（Ａ）と
正面図（Ｂ）、 である。 図において、 １はチップ、 ２，５はチップのパッド、３
．６は基板のパッド、
Claims (1)
- 半導体チップ（１）土にマトリックス状に配列して形
成されているチップのパッド（２）と基板面上に形成さ
れている基板のパッド（３）とを位置合わせして接合す
るフェイスダウンボンディングにおいて、マトリックス
状に配列している四隅のチップのパッド（５）と四隅の
基板のパッド（６）とをそれぞれ他のパッド（２）、（
３）よりも大きな径で形成することを特徴とする半導体
チップの装着方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213020A JPH0626227B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体チツプの装着方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213020A JPH0626227B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体チツプの装着方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273639A true JPS6273639A (ja) | 1987-04-04 |
| JPH0626227B2 JPH0626227B2 (ja) | 1994-04-06 |
Family
ID=16632173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213020A Expired - Fee Related JPH0626227B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体チツプの装着方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626227B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04314355A (ja) * | 1991-04-12 | 1992-11-05 | Nec Corp | チップキャリア及びその半田付け方法 |
| US5187123A (en) * | 1988-04-30 | 1993-02-16 | Matsushita Electric Industrial Co., Ltd. | Method for bonding a semiconductor device to a lead frame die pad using plural adhesive spots |
| JPH06132353A (ja) * | 1992-04-06 | 1994-05-13 | Mega Chips:Kk | 半導体装置 |
| US5381307A (en) * | 1992-06-19 | 1995-01-10 | Motorola, Inc. | Self-aligning electrical contact array |
| JP2000269239A (ja) * | 1999-03-15 | 2000-09-29 | Seiko Epson Corp | Ｉｃチップ搬送システム、ｉｃチップ実装システム、ｉｃチップ搬送方法およびｉｃチップ実装方法 |
| JP2007149828A (ja) * | 2005-11-25 | 2007-06-14 | Fujifilm Corp | 電子部品実装用基板 |
| JP2007194274A (ja) * | 2006-01-17 | 2007-08-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2007268613A (ja) * | 2006-03-06 | 2007-10-18 | Qimonda Ag | 拡散はんだ付け方法 |
| JP2007281393A (ja) * | 2006-04-12 | 2007-10-25 | Sony Corp | 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法 |
| JP2008112878A (ja) * | 2006-10-31 | 2008-05-15 | Seiko Instruments Inc | 半導体装置 |
| JP2020120079A (ja) * | 2019-01-28 | 2020-08-06 | 京セラ株式会社 | 配線基板 |
-
1985
- 1985-09-26 JP JP60213020A patent/JPH0626227B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187123A (en) * | 1988-04-30 | 1993-02-16 | Matsushita Electric Industrial Co., Ltd. | Method for bonding a semiconductor device to a lead frame die pad using plural adhesive spots |
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| US5381307A (en) * | 1992-06-19 | 1995-01-10 | Motorola, Inc. | Self-aligning electrical contact array |
| EP0651937A4 (en) * | 1992-06-19 | 1995-08-30 | Motorola Inc | AUTOMATIC ALIGNMENT ELECTRICAL CONTACT ARRANGEMENT. |
| JP2000269239A (ja) * | 1999-03-15 | 2000-09-29 | Seiko Epson Corp | Ｉｃチップ搬送システム、ｉｃチップ実装システム、ｉｃチップ搬送方法およびｉｃチップ実装方法 |
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| JP2020120079A (ja) * | 2019-01-28 | 2020-08-06 | 京セラ株式会社 | 配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626227B2 (ja) | 1994-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |