JPS6269776A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
- Publication number
- JPS6269776A JPS6269776A JP60209458A JP20945885A JPS6269776A JP S6269776 A JPS6269776 A JP S6269776A JP 60209458 A JP60209458 A JP 60209458A JP 20945885 A JP20945885 A JP 20945885A JP S6269776 A JPS6269776 A JP S6269776A
- Authority
- JP
- Japan
- Prior art keywords
- video signal
- pcm
- pulse
- signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は量子化されたビデオ信号の水平同期信号に同期
したクロック信号を得るためのＰＬＬ装置に関する。
したクロック信号を得るためのＰＬＬ装置に関する。
従来、この種のＰＬＬ装置としては、例えば第２図に示
すようなものがある。入力端子１より入力したビデオ信
号２１はバッファアンプ２を通して低インピーダンスの
ビデオ信号２２となり、このビデオ信号ｚ２が折り返し
ノイズ防止用のローパスフィルタ８と同期分離回路４に
供給される。同期分離回路４では低インピーダンスのビ
デオ信号２ｚから同期信号２８を抽出し、これを位相比
較器５の一方の入力とする。位相比較器５の残りの入力
へは発振器６の出力クロックパルス２４をカクンタ７で
水平同期信号と同じ周波数までカウントダクンしたフラ
イホイール水平同期パルス２５が入力されており、位相
比較器５の出力は発振器６ヘフイードバツクされるので
クロックパルス２４は同期信号２８と同期することにな
る。また、ローパスフィルタ８を通過した信号はヤΦコ
ンバータ８でクロックパルス２４で量子化されＰＣＭビ
デオ信号２６となるので、量子化後のＰＣＭビデオ信号
２６に含まれる水平同期信号とクロックパルス２４は同
期している。９．１０．１１は出力端子である。
すようなものがある。入力端子１より入力したビデオ信
号２１はバッファアンプ２を通して低インピーダンスの
ビデオ信号２２となり、このビデオ信号ｚ２が折り返し
ノイズ防止用のローパスフィルタ８と同期分離回路４に
供給される。同期分離回路４では低インピーダンスのビ
デオ信号２ｚから同期信号２８を抽出し、これを位相比
較器５の一方の入力とする。位相比較器５の残りの入力
へは発振器６の出力クロックパルス２４をカクンタ７で
水平同期信号と同じ周波数までカウントダクンしたフラ
イホイール水平同期パルス２５が入力されており、位相
比較器５の出力は発振器６ヘフイードバツクされるので
クロックパルス２４は同期信号２８と同期することにな
る。また、ローパスフィルタ８を通過した信号はヤΦコ
ンバータ８でクロックパルス２４で量子化されＰＣＭビ
デオ信号２６となるので、量子化後のＰＣＭビデオ信号
２６に含まれる水平同期信号とクロックパルス２４は同
期している。９．１０．１１は出力端子である。
しかし、一般に同期分離回路ではビデオ信号中のクロマ
成分やノイズ成分による誤動作を避けるためローパスフ
ィルタによる帯域制限を行ってから、コンパレータに通
して同期信号を得るのでローパスフィルタを主因とする
ドリフトが生じる。
成分やノイズ成分による誤動作を避けるためローパスフ
ィルタによる帯域制限を行ってから、コンパレータに通
して同期信号を得るのでローパスフィルタを主因とする
ドリフトが生じる。
また、いコンバータの前段には折り返しノイズ防止用の
ローパスフィルタがあるため、このフィルタの固定遅延
のドリフト、さらに〜Φコンバータ自身の変換時間のば
らつきがあるので、量子化後のビデオ信号中の同期信号
と量子化を行うクロックパルスは最大１クロック周期分
のずれが在ることになる。これは数種のＰＣＭ信号を血
ね合わせて合成画像を作るときの画像の微妙なずれとな
ってモニター上へ現れたり、デジタル機器を多段接続し
たときの累積によってはモニター上に水平ブランキング
が出てくることもおる。
ローパスフィルタがあるため、このフィルタの固定遅延
のドリフト、さらに〜Φコンバータ自身の変換時間のば
らつきがあるので、量子化後のビデオ信号中の同期信号
と量子化を行うクロックパルスは最大１クロック周期分
のずれが在ることになる。これは数種のＰＣＭ信号を血
ね合わせて合成画像を作るときの画像の微妙なずれとな
ってモニター上へ現れたり、デジタル機器を多段接続し
たときの累積によってはモニター上に水平ブランキング
が出てくることもおる。
本発明のＰＬＬ装置は、入力されたビデオ信号を量子化
し、ＰＣＭビデオ信号を得る手段と、入力されたビデオ
信号より第１の水平同期パルスを抽出する手段と、前記
ＰＣＭビデオ信号に含まれる水平同期信号と同期したク
ロックパルスを発生する手段と、クロックパルスをカウ
ントダウンして第２の水平同期パルスを作る手段と、第
１の水平同期パルスを用いて前記ＰＣＭビデオ信号に含
まれる水平同期信号振幅のほぼ中央を示す第１のＰＣＭ
データを得る手段と、前記ＰＣＭビデオ信号を第２の水
平同期パルスにより１水平開期周期に１度取り出して第
２のＰＣＭデータを得る手段と、第１のＰＣＭデータと
第２のＰＣＭデータの差に対応する第３のＰＣＭデータ
を検出する手段と、第３のＰＣＭデータを前記クロック
パルスを発生する手段へフィードバックする手段とを有
する。
し、ＰＣＭビデオ信号を得る手段と、入力されたビデオ
信号より第１の水平同期パルスを抽出する手段と、前記
ＰＣＭビデオ信号に含まれる水平同期信号と同期したク
ロックパルスを発生する手段と、クロックパルスをカウ
ントダウンして第２の水平同期パルスを作る手段と、第
１の水平同期パルスを用いて前記ＰＣＭビデオ信号に含
まれる水平同期信号振幅のほぼ中央を示す第１のＰＣＭ
データを得る手段と、前記ＰＣＭビデオ信号を第２の水
平同期パルスにより１水平開期周期に１度取り出して第
２のＰＣＭデータを得る手段と、第１のＰＣＭデータと
第２のＰＣＭデータの差に対応する第３のＰＣＭデータ
を検出する手段と、第３のＰＣＭデータを前記クロック
パルスを発生する手段へフィードバックする手段とを有
する。
このように、量子化後のビデオ信号中の水平同期信号と
クロックパルスの位相を直接比較することにより、同期
分離回路や折り返しノイズ防止用のローパスフィルタの
ドリフトの影響を受けることがない。
クロックパルスの位相を直接比較することにより、同期
分離回路や折り返しノイズ防止用のローパスフィルタの
ドリフトの影響を受けることがない。
本発明の実施例について図面を参照して説明する。
第１図は本発明のＰＬＬ装置の一実施例のブロック図で
ある。なお、本実施例クロックパルスの周波数は、実用
上の便を考慮してコンポーネントビデオ規格である１８
．５ＭＨｚ、水平同期信号の８５８倍の周波数とする。
ある。なお、本実施例クロックパルスの周波数は、実用
上の便を考慮してコンポーネントビデオ規格である１８
．５ＭＨｚ、水平同期信号の８５８倍の周波数とする。
発振器４６はクロックパルス７５を発生する。
バッファアンプ４２は入力端子４１より入力されたビデ
オ信号７１を低インピーダンスのビデオ信号７２に変換
し、ローパスフィル４３と同期分離回路４５に供給する
。ローパスフィルタ４８では量子化処理によって生じる
折り返しノイズを無くすため伝送帯域をクロックパルス
７５の周波数の之以下に制限し、次段のめコンバータ４
４ではクロックパルス７５により量子化を行なってＰＣ
Ｍビデオ信号７８を得ている。一方、同期分離回路４５
は低インピーダンスのビデオ信号７ｚから第１の水平同
期パルス７４を抽出してパルスジェネＬ／−９４７に送
る。パルスジェネレータ４７はペデスタルサンプルパル
ス７７とシンクテップサンプルパルス７８を発生する。
オ信号７１を低インピーダンスのビデオ信号７２に変換
し、ローパスフィル４３と同期分離回路４５に供給する
。ローパスフィルタ４８では量子化処理によって生じる
折り返しノイズを無くすため伝送帯域をクロックパルス
７５の周波数の之以下に制限し、次段のめコンバータ４
４ではクロックパルス７５により量子化を行なってＰＣ
Ｍビデオ信号７８を得ている。一方、同期分離回路４５
は低インピーダンスのビデオ信号７ｚから第１の水平同
期パルス７４を抽出してパルスジェネＬ／−９４７に送
る。パルスジェネレータ４７はペデスタルサンプルパル
ス７７とシンクテップサンプルパルス７８を発生する。
両サンプルパルス７７゜７８はそれぞれラッチ回路４８
．ラッチ回路４９にてクロックパルス７５によってラッ
チされてクロックパルス７５に同期したものとなり、そ
れぞれラッチ回路５０．ラッチ回路５１においてＰＣＭ
ビデオ信号７８をラッチしてペデスタルデータ７９とシ
ンクチツブデータ８０をＰＣＭビデオ信号７８より取り
出している。カウンタ５８は発振器４６の出力であるク
ロックパルス７５をシ にカクントダウンして第２の水
平同期パルス８１を得る。
．ラッチ回路４９にてクロックパルス７５によってラッ
チされてクロックパルス７５に同期したものとなり、そ
れぞれラッチ回路５０．ラッチ回路５１においてＰＣＭ
ビデオ信号７８をラッチしてペデスタルデータ７９とシ
ンクチツブデータ８０をＰＣＭビデオ信号７８より取り
出している。カウンタ５８は発振器４６の出力であるク
ロックパルス７５をシ にカクントダウンして第２の水
平同期パルス８１を得る。
ラッチ回路５４はＰＣＭビデオ信号７８を第２の水平同
期パルス８１により１水平向期周期に１庇取−夕７６と
して検出する。この値は第２の水平同期パルス８１がＰ
ＣＭビデオ信号７８をラッテ回路５４でラッチしてでき
た第２のＰＣＭデータ８２の理想値すなわち、水平同期
信号のエッヂ中央を示すＰＣＭデータとなる。演算回路
５５は第１のＰＣＭデータ７６と第２のＰＣＭデータ８
２の差である第３のＰＣＭデータ８８を検出する。第３
のＰＣＭデー９８８４！ Ｄ／Ａコンバータ５６でアナ
ログ信号に戻って発振器４６の発振周波数を制動し、フ
ィードバックループが第３のＰＣＭ信号なＯ〔ゼロ〕に
するように動作するので、ＰＣＭビデオ信号７８に含ま
れる同期信号と第２の水平同期パルス８１の周波数と位
相は一致し、クロックパルス７５は正確に水平同期信号
の８５８倍の周波数を持ち、かつ位相も正確に同期した
ものとなる。
期パルス８１により１水平向期周期に１庇取−夕７６と
して検出する。この値は第２の水平同期パルス８１がＰ
ＣＭビデオ信号７８をラッテ回路５４でラッチしてでき
た第２のＰＣＭデータ８２の理想値すなわち、水平同期
信号のエッヂ中央を示すＰＣＭデータとなる。演算回路
５５は第１のＰＣＭデータ７６と第２のＰＣＭデータ８
２の差である第３のＰＣＭデータ８８を検出する。第３
のＰＣＭデー９８８４！ Ｄ／Ａコンバータ５６でアナ
ログ信号に戻って発振器４６の発振周波数を制動し、フ
ィードバックループが第３のＰＣＭ信号なＯ〔ゼロ〕に
するように動作するので、ＰＣＭビデオ信号７８に含ま
れる同期信号と第２の水平同期パルス８１の周波数と位
相は一致し、クロックパルス７５は正確に水平同期信号
の８５８倍の周波数を持ち、かつ位相も正確に同期した
ものとなる。
以上説明したように本発明は、量子化後のビデオ信号中
の水平同期信号とクロックパルスの位相を直接比較する
ことにより、同期分離回路や折り返しノイズ防止用のａ
−パスフィルタのドリフトの影響を受けることがなく精
度が高くて安定なＰＬＬ装置を提供でき、また、第２の
水平同期パルスを出力することに着目すれば旨安定なフ
ライホイール型の同期分離回路と見ることもでき、ビデ
オ信号の量子化という総合的な機能から考えるとＭ復す
るものがなく結果的に安価なものになるという効果があ
る。
の水平同期信号とクロックパルスの位相を直接比較する
ことにより、同期分離回路や折り返しノイズ防止用のａ
−パスフィルタのドリフトの影響を受けることがなく精
度が高くて安定なＰＬＬ装置を提供でき、また、第２の
水平同期パルスを出力することに着目すれば旨安定なフ
ライホイール型の同期分離回路と見ることもでき、ビデ
オ信号の量子化という総合的な機能から考えるとＭ復す
るものがなく結果的に安価なものになるという効果があ
る。
第１図は本発明のＰＬＬ装置一実施例を示すブロック図
、第２図は※従来例のブロック図である。 ４１・・・・・・入力端子、 ４Ｂ・・・・・・バッ
ファアンプ。 ４３・・・・・・ローパスフィルタ。 ４４・・・・・・〜巾コンバータ。 ４５・・・・・・同期分離回路。 ４６・・・・・・発伽器。 ４７・・・・・・パルスジヱネレータ。 ４８．４９．５０．５１．５４ ・・・・・・ラッチ
回路。 ５２．５５・・・・・・・・・演算回路。 ５Ｂ・・・・・・・・・・・・カクンタ。 ５６・・・・・・・・・・・・Ｄ／Ａコンバータ。 ５７．５８．１・・・・・出力端子。
、第２図は※従来例のブロック図である。 ４１・・・・・・入力端子、 ４Ｂ・・・・・・バッ
ファアンプ。 ４３・・・・・・ローパスフィルタ。 ４４・・・・・・〜巾コンバータ。 ４５・・・・・・同期分離回路。 ４６・・・・・・発伽器。 ４７・・・・・・パルスジヱネレータ。 ４８．４９．５０．５１．５４ ・・・・・・ラッチ
回路。 ５２．５５・・・・・・・・・演算回路。 ５Ｂ・・・・・・・・・・・・カクンタ。 ５６・・・・・・・・・・・・Ｄ／Ａコンバータ。 ５７．５８．１・・・・・出力端子。
Claims (1)
- 【特許請求の範囲】 入力されたビデオ信号を量子化し、ＰＣＭビデオ信号を
得る手段と、 入力されたビデオ信号より第１の水平同期パルスを抽出
する手段と、 前記ＰＣＭビデオ信号に含まれる水平同期信号と同期し
たクロックパルスを発生する手段と、クロックパルスを
カウントダウンして第２の水平同期パルスを作る手段と
、 第１の水平同期パルスを用いて前記ＰＣＭビデオ信号に
含まれる水平同期信号振幅のほぼ中央を示す第１のＰＣ
Ｍデータを得る手段と、 前記ＰＣＭビデオ信号を第２の水平同期パルスにより１
水平同期周期に１度取り出して第２のＰＣＭデータを得
る手段と、 第１のＰＣＭデータと第２のＰＣＭデータの差に対応す
る第３のＰＣＭデータを検出する手段と、第３のＰＣＭ
データを前記クロックパルスを発生する手段へフィード
バックする手段とを有するＰＬＬ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209458A JPS6269776A (ja) | 1985-09-20 | 1985-09-20 | Ｐｌｌ装置 |
| US06/909,786 US4774577A (en) | 1985-09-20 | 1986-09-19 | Analog-to-digital conversion apparatus for video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209458A JPS6269776A (ja) | 1985-09-20 | 1985-09-20 | Ｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269776A true JPS6269776A (ja) | 1987-03-31 |
Family
ID=16573206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209458A Pending JPS6269776A (ja) | 1985-09-20 | 1985-09-20 | Ｐｌｌ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4774577A (ja) |
| JP (1) | JPS6269776A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152915A (ja) * | 1991-11-25 | 1993-06-18 | Matsushita Electric Ind Co Ltd | パルス変調器の周波数安定化回路 |
| JPH07306668A (ja) * | 1994-03-31 | 1995-11-21 | Hewlett Packard Co <Hp> | クロック・スキューを最小限に抑えたドット・クロック発生 |
| JP3622270B2 (ja) * | 1995-06-16 | 2005-02-23 | セイコーエプソン株式会社 | 映像信号処理装置、情報処理システム及び映像信号処理方法 |
| US5703656A (en) * | 1995-12-12 | 1997-12-30 | Trw Inc. | Digital phase error detector for locking to color subcarrier of video signals |
| US5680133A (en) * | 1995-12-14 | 1997-10-21 | Sony Corporation | Analog-to-digital converter |
| JP3487119B2 (ja) * | 1996-05-07 | 2004-01-13 | 松下電器産業株式会社 | ドットクロック再生装置 |
| JPH10336487A (ja) * | 1997-06-02 | 1998-12-18 | Sony Corp | アナログ／ディジタル変換回路 |
| JP2011154060A (ja) * | 2010-01-26 | 2011-08-11 | Canon Inc | 表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3432313A1 (de) * | 1984-09-03 | 1986-03-13 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum synchronisieren eines signals |
| US4647968A (en) * | 1984-12-03 | 1987-03-03 | Rca Corporation | Analog-to-digital conversion system as for a narrow bandwidth signal processor |
-
1985
- 1985-09-20 JP JP60209458A patent/JPS6269776A/ja active Pending
-
1986
- 1986-09-19 US US06/909,786 patent/US4774577A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4774577A (en) | 1988-09-27 |
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