JPS6267867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6267867A JPS6267867A JP20823285A JP20823285A JPS6267867A JP S6267867 A JPS6267867 A JP S6267867A JP 20823285 A JP20823285 A JP 20823285A JP 20823285 A JP20823285 A JP 20823285A JP S6267867 A JPS6267867 A JP S6267867A
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- Japan
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- film
- polysilicon
- polysilicon layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(概要〕
通常の光によるパターニング技術又はEB法によるパタ
ーニング技術を用いる半導体装置の製造方法であって、
多結晶シリコン層の酸化1漠厚を制御するプロセス技術
により高精度の微細パターンの作成を可使とする。
ーニング技術を用いる半導体装置の製造方法であって、
多結晶シリコン層の酸化1漠厚を制御するプロセス技術
により高精度の微細パターンの作成を可使とする。
本発明は゛ト導体JAtの製造方法に関するものであり
、更に詳しくJえば高集積度で高速動作を可使とするバ
イポーラトランジスタの製造方法に関するものである。
、更に詳しくJえば高集積度で高速動作を可使とするバ
イポーラトランジスタの製造方法に関するものである。
半導体装置において、集積度の向上と動作速度の向1と
が重要な要請であることは周知のπ実である。
が重要な要請であることは周知のπ実である。
従来技術におけるプレーナ型バイポーラトランジスタは
、一般に、第2図に概略断面図を示す如きものである1
図において、1は一導電型例えばp型の(以下、本図に
おいてはp型を一導電型、n型を反対導電型という、)
半導体基板であり。
、一般に、第2図に概略断面図を示す如きものである1
図において、1は一導電型例えばp型の(以下、本図に
おいてはp型を一導電型、n型を反対導電型という、)
半導体基板であり。
2は反対導電型(n型)の高不純物濃度埋め込み層であ
り、3は反対導電型(n型)のエピタキシャル成長層で
ありコレクタを構成し、4は一導電型(p型)の素子分
離領域である。5は一導電型(p型)の拡散層でありベ
ースを構成し、6は反対導電型(n型)の拡散層であり
エミッタを構成する。7は反対導電型(n型)のコレク
タ電極引き出し領域であり、8,9.10は金属層より
なり、それぞれ、コレクタ電極、ベース電極、エミッタ
電極を構成する。なお、11はフィールド絶縁層である
。
り、3は反対導電型(n型)のエピタキシャル成長層で
ありコレクタを構成し、4は一導電型(p型)の素子分
離領域である。5は一導電型(p型)の拡散層でありベ
ースを構成し、6は反対導電型(n型)の拡散層であり
エミッタを構成する。7は反対導電型(n型)のコレク
タ電極引き出し領域であり、8,9.10は金属層より
なり、それぞれ、コレクタ電極、ベース電極、エミッタ
電極を構成する。なお、11はフィールド絶縁層である
。
ところで従来の製造方法によれば1例えばベースである
p型拡散層5とベース電極10とを接触するためのコン
タクトホールの大きさは、パターニング技術の制約を受
けていた。すなわち通常の光ニヨるパターニング技術に
よれば最大限l。
p型拡散層5とベース電極10とを接触するためのコン
タクトホールの大きさは、パターニング技術の制約を受
けていた。すなわち通常の光ニヨるパターニング技術に
よれば最大限l。
5ルm程度が保証されるにすぎないし、またEB法によ
るバターニング技術によっても0゜5gm程度が限界で
あったから、これより小さいコンタクトホールを精度良
くつくることは不+ir 渣であった。
るバターニング技術によっても0゜5gm程度が限界で
あったから、これより小さいコンタクトホールを精度良
くつくることは不+ir 渣であった。
このためエミッタ領域やベース領域の大きさは機滝的に
必要とする大きさより大きくせざるを得ず、集積度を向
上する1−で制約となったり、動作速度が制御されると
いう問題があった。
必要とする大きさより大きくせざるを得ず、集積度を向
上する1−で制約となったり、動作速度が制御されると
いう問題があった。
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、高精度の微細パターンの作成を可能にすることに
より高集積度かつ高速動作のバイポーラトランジスタの
製造方法の提供を目的とする。
あり、高精度の微細パターンの作成を可能にすることに
より高集積度かつ高速動作のバイポーラトランジスタの
製造方法の提供を目的とする。
本発明は、−導電型シリコン層上に絶縁膜、多結晶シリ
コン層を順次形成した後に該多結晶シリコン層をパター
ニングし、さらに多結晶シリコン層を酸化して所定の膜
Hの酸化膜を形成した後に該酸化膜をマスクに該絶縁膜
を除去することにより、該絶縁膜のパターニングを行う
ことを特徴とする。
コン層を順次形成した後に該多結晶シリコン層をパター
ニングし、さらに多結晶シリコン層を酸化して所定の膜
Hの酸化膜を形成した後に該酸化膜をマスクに該絶縁膜
を除去することにより、該絶縁膜のパターニングを行う
ことを特徴とする。
通常の光によるパターニング又はEB法によるバターニ
ング技術により、多結晶シリコン層のノ々ターニングを
行う、このときの多結晶シリコン層の溝の幅は従来のパ
ターニング精度である。
ング技術により、多結晶シリコン層のノ々ターニングを
行う、このときの多結晶シリコン層の溝の幅は従来のパ
ターニング精度である。
次に多結晶シリコン層を酸化すると、多結晶シリコン層
の溝の幅は酸化膜によって縮まる。従ってその溝の幅は
、酸化膜の厚さを制御することにより精度良く設定でき
る。
の溝の幅は酸化膜によって縮まる。従ってその溝の幅は
、酸化膜の厚さを制御することにより精度良く設定でき
る。
次にこの酸化膜をマスクとして絶縁膜を除去する。この
ときの絶縁膜に対するパターニングは前述の多結晶シリ
コン層の酸化膜により定められた溝と同じものであるか
ら、高精度の微細パターンの作成が可能となる。
ときの絶縁膜に対するパターニングは前述の多結晶シリ
コン層の酸化膜により定められた溝と同じものであるか
ら、高精度の微細パターンの作成が可能となる。
次に図を参照しながら本発明の実施例について説明する
。第1図(a)〜(h)は本発明の実施例に係るバイポ
ーラトランジスタの製造方法を説明する断面図である。
。第1図(a)〜(h)は本発明の実施例に係るバイポ
ーラトランジスタの製造方法を説明する断面図である。
まず不図示のp型基板に埋め込み層(n型)を形成した
後、エピタキシャル成長によりfI型51層12を形成
する。さらにドライ酸化により厚さ50膜m(7)SI
0211Q13 、CVD法により厚さ1100nのS
+3Nn IE214 、同様にcvn法により厚さ2
00nmの多結晶51層15を形成する(第1図(a)
)。
後、エピタキシャル成長によりfI型51層12を形成
する。さらにドライ酸化により厚さ50膜m(7)SI
0211Q13 、CVD法により厚さ1100nのS
+3Nn IE214 、同様にcvn法により厚さ2
00nmの多結晶51層15を形成する(第1図(a)
)。
次にEB法によるパターン技術により多結晶51層15
をパターニングする。このとき図のように多結晶S1層
15の溝の幅と溝間の長さはそれぞれ0.5pm、0.
8層mである。(第1図(b))。
をパターニングする。このとき図のように多結晶S1層
15の溝の幅と溝間の長さはそれぞれ0.5pm、0.
8層mである。(第1図(b))。
次に5irN4膜14をマスクとして多結晶31層15
をウェット酸化する。このと5の5102膜16の厚さ
を200nmとする。これにs、o2膜16の形成する
溝の幅と溝間の長さはそれぞれ0.3pm、1.OAL
mとなる。(第1図(c))。
をウェット酸化する。このと5の5102膜16の厚さ
を200nmとする。これにs、o2膜16の形成する
溝の幅と溝間の長さはそれぞれ0.3pm、1.OAL
mとなる。(第1図(c))。
次に513Na膜とS、02膜に関して選択比のないC
H3ガスのR,1,E、により、 5iJN4膜14
、5102膜13と16をエツチングする。その後にK
O)(により多結晶51層15を除去する(第1図(d
))、これによりSi3N4膜14の0.3gm幅の溝
を形成することができる。
H3ガスのR,1,E、により、 5iJN4膜14
、5102膜13と16をエツチングする。その後にK
O)(により多結晶51層15を除去する(第1図(d
))、これによりSi3N4膜14の0.3gm幅の溝
を形成することができる。
次に厚さ500 nmの多結晶31層17をCVD法に
より形成した後、ポロンイオンを注入する。その後CV
D法により厚さ300nmのs、o7膜18を堆積させ
る(第1図(e))。
より形成した後、ポロンイオンを注入する。その後CV
D法により厚さ300nmのs、o7膜18を堆積させ
る(第1図(e))。
次にEB法によるパターン技術によってSi0?膜18
および多結晶S1層17をパターニングする。このとき
のS、O,膜18および多結晶51層17の溝の幅は0
.5.Bcmである。(第1図(f) )。
および多結晶S1層17をパターニングする。このとき
のS、O,膜18および多結晶51層17の溝の幅は0
.5.Bcmである。(第1図(f) )。
次にウェット酸化して厚さ200nmのS、0?膜を形
成する。これにより5I021N 1 Bの溝の幅は0
.3pmとなる。なおこのとき多結晶31層17中のポ
ロンイオンはn型S1層12中に拡散してp°層を形成
し、後述のベース領域とベース電極(多結晶51層17
)とのコンタクトを形成する(第1図(g))。
成する。これにより5I021N 1 Bの溝の幅は0
.3pmとなる。なおこのとき多結晶31層17中のポ
ロンイオンはn型S1層12中に拡散してp°層を形成
し、後述のベース領域とベース電極(多結晶51層17
)とのコンタクトを形成する(第1図(g))。
次に5I02膜18をマスクにして溝の底部にある5I
N4膜14をR,1,E、によりエツチングした後、ポ
ロンイオンを注入してベース領域19を形成する。この
ベース領域は市i述のp°層と接続される。さらに多結
晶51層(エミッタ電J4i)20をCVD法により堆
積した後にヒ素をイオン注入し、ノ^板にドライブさせ
てエミッタ領域2L(n・層)を形成する。(第1図(
h))。
N4膜14をR,1,E、によりエツチングした後、ポ
ロンイオンを注入してベース領域19を形成する。この
ベース領域は市i述のp°層と接続される。さらに多結
晶51層(エミッタ電J4i)20をCVD法により堆
積した後にヒ素をイオン注入し、ノ^板にドライブさせ
てエミッタ領域2L(n・層)を形成する。(第1図(
h))。
このように実施例によれば、通常の光によるパターニン
グ技術やEB法によるパターニング技術を用いても、コ
ンタクトホールの小さいパターンを高精度に作成するこ
とができる。従ってこれに対応するエミッタ領域やベー
ス領域の占有面積も小さくすることができるから、高集
積度で高速動作のバイポーチトランジスタの作成が1T
rfffiとなる。
グ技術やEB法によるパターニング技術を用いても、コ
ンタクトホールの小さいパターンを高精度に作成するこ
とができる。従ってこれに対応するエミッタ領域やベー
ス領域の占有面積も小さくすることができるから、高集
積度で高速動作のバイポーチトランジスタの作成が1T
rfffiとなる。
以り説明したように1本発明に係る製造方法によれば現
在最も多く使用されている通常の光によるパターニング
技術やEB法によるパターニング技術を用いても、高精
度の微細パターンの作成がIIi濠となり、従って高集
積度で高速動作の半導体装置の製造が11f1むとなる
。
在最も多く使用されている通常の光によるパターニング
技術やEB法によるパターニング技術を用いても、高精
度の微細パターンの作成がIIi濠となり、従って高集
積度で高速動作の半導体装置の製造が11f1むとなる
。
第1図(a)〜(h)は本発明の実施例に係るノーイボ
ーラ・トランジスタの製造方法を説明するための断面図
であり、第2図は従来例に係るバイポーラトランジスタ
の構造を示す断面図である。 12・・・n型S1層(−導電型シリコン層)13・・
・S、O,膜 14・・・51gNa膜(絶縁膜) 15・・・多結晶51層(多結晶シリコン層)16・・
・5102膜(酸化膜) 17・−・多結晶51層(多結晶シリコン層)18・・
・S 12’J!2 (酸化膜)19・・・ベース領域 20・・・多結晶31層(エミッタ電極)21・・・エ
ミッタ領域
ーラ・トランジスタの製造方法を説明するための断面図
であり、第2図は従来例に係るバイポーラトランジスタ
の構造を示す断面図である。 12・・・n型S1層(−導電型シリコン層)13・・
・S、O,膜 14・・・51gNa膜(絶縁膜) 15・・・多結晶51層(多結晶シリコン層)16・・
・5102膜(酸化膜) 17・−・多結晶51層(多結晶シリコン層)18・・
・S 12’J!2 (酸化膜)19・・・ベース領域 20・・・多結晶31層(エミッタ電極)21・・・エ
ミッタ領域
Claims (1)
- 導電型シリコン層上に絶縁膜、多結晶シリコン層を順次
形成した後に該多結晶シリコン層をパターニングし、さ
らに多結晶シリコン層を酸化して所定の膜厚の酸化膜を
形成した後に該酸化膜をマスクに該絶縁膜を除去するこ
とにより該絶縁膜のパターニングを行うことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20823285A JPS6267867A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20823285A JPS6267867A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6267867A true JPS6267867A (ja) | 1987-03-27 |
Family
ID=16552840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20823285A Pending JPS6267867A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6267867A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7644997B2 (en) | 2004-06-16 | 2010-01-12 | Toyota Jidosha Kabushiki Kaisha | Master cylinder with fill-up function |
-
1985
- 1985-09-20 JP JP20823285A patent/JPS6267867A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7644997B2 (en) | 2004-06-16 | 2010-01-12 | Toyota Jidosha Kabushiki Kaisha | Master cylinder with fill-up function |
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