JPS6267617A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6267617A JPS6267617A JP60206482A JP20648285A JPS6267617A JP S6267617 A JPS6267617 A JP S6267617A JP 60206482 A JP60206482 A JP 60206482A JP 20648285 A JP20648285 A JP 20648285A JP S6267617 A JPS6267617 A JP S6267617A
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- JP
- Japan
- Prior art keywords
- circuit
- supplied
- operating voltage
- signal
- cpg
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、所定の制御信号により、内部回路の電源供給が選択
的に行われる機能を持つ半導体集積回路装置に利用して
有効な技術に関するものである。
ば、所定の制御信号により、内部回路の電源供給が選択
的に行われる機能を持つ半導体集積回路装置に利用して
有効な技術に関するものである。
(背景技術〕
例えば、1チツプのマイクロコンピュータにおいては、
内部回路が何も動作しないとき、その電源供給を停止し
て、低消費電力化を図るような機能、例えばデータ保持
機能又はボルト機能が設けられている〔−日立製作所、
昭和59年3月発行、「日立4ビツト エチップ マイ
クロコンピュータシステム(HMC340シリーズ ユ
ーザーズマニアル)」の頁38参照〕。
内部回路が何も動作しないとき、その電源供給を停止し
て、低消費電力化を図るような機能、例えばデータ保持
機能又はボルト機能が設けられている〔−日立製作所、
昭和59年3月発行、「日立4ビツト エチップ マイ
クロコンピュータシステム(HMC340シリーズ ユ
ーザーズマニアル)」の頁38参照〕。
このように、制御信号によって内部回路の電源供給を選
択的に行うようにする場合、次のような問題の生じるこ
とが判明した。すなわち、クロック発生回路に含まれる
発振回路は、動作電圧が供給されてから安定な発振状態
になるまで、比較的時間を費やすものである。これに対
して、内部回路は、電源供給によって直ちに動作状態に
される。
択的に行うようにする場合、次のような問題の生じるこ
とが判明した。すなわち、クロック発生回路に含まれる
発振回路は、動作電圧が供給されてから安定な発振状態
になるまで、比較的時間を費やすものである。これに対
して、内部回路は、電源供給によって直ちに動作状態に
される。
しかしながら、上記発振回路が安定な発振動作となるま
での間、クロック信号が供給されないことによって、ク
ロックドインバータ回路等においては、その出力がフロ
ーティング状態になってしまう、このため、このような
フローティングレベルを受けるスタティック型CM O
Sインバータ回路等において、PチャンネルMO3FE
TとNチャンネルMOSFETとが共にオン状態にされ
るため、比較的大きな貫通電流を流すものとなる。また
、1!源投入直後において、内部電源線と容量結合によ
り一部の回路の電源電圧にオーバーシュートが生じる場
合がある。このようなオーバーシュートと上記ラッシュ
電流による接地電位の浮き上がりとが相乗的に作用する
ことにより、ワーストケースでは、寄生サイリスク素子
によるラッチアンプの生じる虞れがある。
での間、クロック信号が供給されないことによって、ク
ロックドインバータ回路等においては、その出力がフロ
ーティング状態になってしまう、このため、このような
フローティングレベルを受けるスタティック型CM O
Sインバータ回路等において、PチャンネルMO3FE
TとNチャンネルMOSFETとが共にオン状態にされ
るため、比較的大きな貫通電流を流すものとなる。また
、1!源投入直後において、内部電源線と容量結合によ
り一部の回路の電源電圧にオーバーシュートが生じる場
合がある。このようなオーバーシュートと上記ラッシュ
電流による接地電位の浮き上がりとが相乗的に作用する
ことにより、ワーストケースでは、寄生サイリスク素子
によるラッチアンプの生じる虞れがある。
この発明の目的は、制御信号による電源投入/遮断機能
を持つ半導体集積回路装置において、上記電源投入時に
おける内部回路の異常動作を防止することにある。
を持つ半導体集積回路装置において、上記電源投入時に
おける内部回路の異常動作を防止することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、遅延回路を用いて、クロック発生回路におけ
る発振回路の発振動作が開始された後に、クロック発生
回路により形成されたクロック信号を受ける内部論理回
路に対して動作電圧の供給を行うようにするものである
。
る発振回路の発振動作が開始された後に、クロック発生
回路により形成されたクロック信号を受ける内部論理回
路に対して動作電圧の供給を行うようにするものである
。
第1図は、この発明の一実施例の回路図が示されている
。
。
同図の各回路素子は、公知のCMO5ji積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような1個の半導体基板上において形成される。同図に
おいて、チャンネル部分に矢印を付したMOSFETは
、Pチャンネル型である。
技術によって、特に制限されないが、単結晶シリコンの
ような1個の半導体基板上において形成される。同図に
おいて、チャンネル部分に矢印を付したMOSFETは
、Pチャンネル型である。
特に制限されないが、集積回路は、単結晶P型シリコン
からなる半導体基板に形成される。NチャンネルMOS
FETは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。Pチャンネル部分 S F ETは、上記半
導体基板表面に形成されたN型ウェル領域に形成される
。
からなる半導体基板に形成される。NチャンネルMOS
FETは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。Pチャンネル部分 S F ETは、上記半
導体基板表面に形成されたN型ウェル領域に形成される
。
これによって、半導体基板は、その上に形成された複数
のNチャンネルMOSFETの共通の基板ゲートを構成
する。N型ウェル領域は、その上に形成されたPチャン
ネルMO5FETの基板ゲートを構成する。Pチャンネ
ルMO3FETの基板ゲートすなわちN型ウェル領域は
、第1図の電源端子Vccに結合される。
のNチャンネルMOSFETの共通の基板ゲートを構成
する。N型ウェル領域は、その上に形成されたPチャン
ネルMO5FETの基板ゲートを構成する。Pチャンネ
ルMO3FETの基板ゲートすなわちN型ウェル領域は
、第1図の電源端子Vccに結合される。
この実施例では、クロック発生回路CPGと、このクロ
ック発生回路CPGにより形成されたクロック信号を受
ける内部論理回路LOGとは、それぞれ独立したパワー
スイッチ回路により、それぞれの動作電圧の供給/停止
が行われる。
ック発生回路CPGにより形成されたクロック信号を受
ける内部論理回路LOGとは、それぞれ独立したパワー
スイッチ回路により、それぞれの動作電圧の供給/停止
が行われる。
クロック発生回路CPGは、発振回路と、この発振回路
の発振出力を整流して、内部論理回路LOGに必要なり
ロック信号を形成する回路とから構成される。このよう
なりロック発生回路CPGの動作電圧Vcc″は、Pチ
ャンネル型のパワースイッチMOSFETQ3を介して
供給される。なお、このパワースイッチMO3FETQ
3には、直列形態にNチャンネルMOS F E T
Q 4が設ケられる。NチャンネルMOS F ETQ
4は、電源遮断時にその電源線Vcc”を回路の接地
電位に引き抜くためのものである。
の発振出力を整流して、内部論理回路LOGに必要なり
ロック信号を形成する回路とから構成される。このよう
なりロック発生回路CPGの動作電圧Vcc″は、Pチ
ャンネル型のパワースイッチMOSFETQ3を介して
供給される。なお、このパワースイッチMO3FETQ
3には、直列形態にNチャンネルMOS F E T
Q 4が設ケられる。NチャンネルMOS F ETQ
4は、電源遮断時にその電源線Vcc”を回路の接地
電位に引き抜くためのものである。
これらのスイッチMO5FETQ3とQ4のゲートには
、次の回路を通した制御信号HLTが供給される。内部
回路の電源投入/遮断を制御する制御信号HLTは、入
力バッファ回路としてのインバータ回路N1の入力に供
給される。このインバータ回路N1の出力信号Aは、ナ
ンド(NAND)ゲート回路G1の一方の入力に供給さ
れる。
、次の回路を通した制御信号HLTが供給される。内部
回路の電源投入/遮断を制御する制御信号HLTは、入
力バッファ回路としてのインバータ回路N1の入力に供
給される。このインバータ回路N1の出力信号Aは、ナ
ンド(NAND)ゲート回路G1の一方の入力に供給さ
れる。
このナントゲート回路G1の他方の入力には、上記イン
バータ回路Nlの出力信号Aが遅延回路を構成する縦列
形態のインバータ回路N2とN3を介して供給される。
バータ回路Nlの出力信号Aが遅延回路を構成する縦列
形態のインバータ回路N2とN3を介して供給される。
上記ナントゲート回路G1の出力信号は、インバータ回
路N4の入力に供給される。このインバータ回路N4の
出力信号Bは、上記PチャンネルMOS F ETQ
3とNチャンネル?AO8FETQ4のゲートに共通に
供給される。
路N4の入力に供給される。このインバータ回路N4の
出力信号Bは、上記PチャンネルMOS F ETQ
3とNチャンネル?AO8FETQ4のゲートに共通に
供給される。
一方、上記内部論理回路LOGの動作電圧Vcc′ は
、Pチャンネル型のパワースイッチMO3FETQ1を
介して供給される。なお、このパワースイッチMO5F
ETQIには、直列形態にNチャンネルMO3FETQ
2が設けられる。NチャンネルMO5FETQ2は、電
源遮断時にその電源線Vcc″を回路の接地電位に引き
抜(ためのものである。これらのスイッチMO3FET
QIとQ2のゲートには、次の回路を通した制御信号H
LTがそれぞれ供給される。上記人カバソファ回路とし
てのインバータ回路Nlの出力信号Aは、ノア(NOR
)ゲート回路G2の一方の入力に供給される。このノア
ゲート回路G2の他方の入力には、上記同様に信号Aが
上記遅延回路を構成する縦列形態のインバータ回路N2
とN3を通して供給される。上記ノアゲート回路G2の
出力信号は、インバータ回路N5とN6の入力に供給さ
れる。一方のインバータ回路N5の出力信号Cは、上記
PチャンネルMOSFETQIのゲートに、他方のイン
バータ回路N6の出力信号りは、上記NチャンネルMO
3FETQ2のゲートにそれぞれ供給される。上記イン
バータ回路N5は、特に制限されないが、そのコンダク
タンスを小さくすることによって、その出力信号Cの立
ち下がりを緩やかにするものである。この理由は、内部
論理回路LOGに供給する動作電圧Vcc″の立ち上が
りを緩やかにして、電源電圧Vcc″のオーバーシュー
トの発生を防止するものである。
、Pチャンネル型のパワースイッチMO3FETQ1を
介して供給される。なお、このパワースイッチMO5F
ETQIには、直列形態にNチャンネルMO3FETQ
2が設けられる。NチャンネルMO5FETQ2は、電
源遮断時にその電源線Vcc″を回路の接地電位に引き
抜(ためのものである。これらのスイッチMO3FET
QIとQ2のゲートには、次の回路を通した制御信号H
LTがそれぞれ供給される。上記人カバソファ回路とし
てのインバータ回路Nlの出力信号Aは、ノア(NOR
)ゲート回路G2の一方の入力に供給される。このノア
ゲート回路G2の他方の入力には、上記同様に信号Aが
上記遅延回路を構成する縦列形態のインバータ回路N2
とN3を通して供給される。上記ノアゲート回路G2の
出力信号は、インバータ回路N5とN6の入力に供給さ
れる。一方のインバータ回路N5の出力信号Cは、上記
PチャンネルMOSFETQIのゲートに、他方のイン
バータ回路N6の出力信号りは、上記NチャンネルMO
3FETQ2のゲートにそれぞれ供給される。上記イン
バータ回路N5は、特に制限されないが、そのコンダク
タンスを小さくすることによって、その出力信号Cの立
ち下がりを緩やかにするものである。この理由は、内部
論理回路LOGに供給する動作電圧Vcc″の立ち上が
りを緩やかにして、電源電圧Vcc″のオーバーシュー
トの発生を防止するものである。
この実施例の動作を第2図に示したタイミング図を参照
して、次に説明する。
して、次に説明する。
制御信号HL Tをロウレベルからハイレベルに変化さ
せると、次のような順序によって内部回路に動作電圧の
供給が行われる。制御信号HL Tのハイレベルへの変
化によって、信号Aはハイレベル(論理“l”〉からロ
ウレベル(論理“O”)に変化する。この信号Aのロウ
レベルによってナントゲート回路G1の出力信号がハイ
レベルにされる。これに応じて、インバータ回路N4の
出力信号Bがハイレベルからロウレベルに変化して、P
チャンネルMO5FETQ3をオン状態にして、まずク
ロック発生回路CPGに対して、その動作電圧Vcc”
を先に供給する。
せると、次のような順序によって内部回路に動作電圧の
供給が行われる。制御信号HL Tのハイレベルへの変
化によって、信号Aはハイレベル(論理“l”〉からロ
ウレベル(論理“O”)に変化する。この信号Aのロウ
レベルによってナントゲート回路G1の出力信号がハイ
レベルにされる。これに応じて、インバータ回路N4の
出力信号Bがハイレベルからロウレベルに変化して、P
チャンネルMO5FETQ3をオン状態にして、まずク
ロック発生回路CPGに対して、その動作電圧Vcc”
を先に供給する。
一方、上記制御信号HLTのハイレベルにより信号Aが
ロウレベルにされるが、ノアゲート回路G2の他方の入
力にインバータ回路N2とN3による遅延時間t1だけ
遅れてロウレベルが供給される。これにより、時間t1
だけ遅れて、インバータ回路N6の出力信号りは直ちに
ロウレベルにされる。また、インバータ回路N5の出力
信号Cは、そのコンダクタンスが小さくされるでいるた
め、緩やかにロウレベルにされる。これにより、Pチャ
ンネルMO5FETQIが上記緩やかに変化する信号C
に従って、動作電圧Vcc”を立ち上がらせ、動作電圧
YCC″に前述のようなオーバーシュートが発生しない
ようにしている。
ロウレベルにされるが、ノアゲート回路G2の他方の入
力にインバータ回路N2とN3による遅延時間t1だけ
遅れてロウレベルが供給される。これにより、時間t1
だけ遅れて、インバータ回路N6の出力信号りは直ちに
ロウレベルにされる。また、インバータ回路N5の出力
信号Cは、そのコンダクタンスが小さくされるでいるた
め、緩やかにロウレベルにされる。これにより、Pチャ
ンネルMO5FETQIが上記緩やかに変化する信号C
に従って、動作電圧Vcc”を立ち上がらせ、動作電圧
YCC″に前述のようなオーバーシュートが発生しない
ようにしている。
上記時間差t1を設けて、クロック発生回路CPGに先
に動作電圧Vcc’を供給するものであるので、この時
間t1の間で、その発振回路が安定な発振動作状態にさ
れる。これによって、内部論理回路LOGに動作電圧V
cc’ の供給が開始される時には、クロック信号の供
給が行われるものであるので、前述のようなフーコーテ
ィングレベルによる0M05回路での貫通電流が生じな
い。
に動作電圧Vcc’を供給するものであるので、この時
間t1の間で、その発振回路が安定な発振動作状態にさ
れる。これによって、内部論理回路LOGに動作電圧V
cc’ の供給が開始される時には、クロック信号の供
給が行われるものであるので、前述のようなフーコーテ
ィングレベルによる0M05回路での貫通電流が生じな
い。
なお、制御信号)ILTをハイレベルからロウレベルに
変化させると、次のような順序によって内部回路に動作
電圧の遮断が行われる。制御信号HLTOロウレベルへ
の変化によって、信号Aはロウレベル(論理“0”)か
らハイレベル(論理“1″)に変、比する。しかし、イ
ンバータ回iN2とN3を通した遅延信号がロウレベル
のままであるので、ナントゲート回路G1の出力信号は
ハイレベルを維持し、したがって出力信号Bはロウレベ
ルを維持する。これにより、PチャンネルMO5FET
Q3はオン状態を維持し、クロック発生回路CPGに対
して、その動作電圧Vcc”の供給を続ける。
変化させると、次のような順序によって内部回路に動作
電圧の遮断が行われる。制御信号HLTOロウレベルへ
の変化によって、信号Aはロウレベル(論理“0”)か
らハイレベル(論理“1″)に変、比する。しかし、イ
ンバータ回iN2とN3を通した遅延信号がロウレベル
のままであるので、ナントゲート回路G1の出力信号は
ハイレベルを維持し、したがって出力信号Bはロウレベ
ルを維持する。これにより、PチャンネルMO5FET
Q3はオン状態を維持し、クロック発生回路CPGに対
して、その動作電圧Vcc”の供給を続ける。
一方、上記制御信号HLTのロウレベルにより信号Aが
ハイレベルにされるため、ノアゲート回路G2の出力信
号は、直ちにロウレベルに変化する。これにより、イン
バータ回路N6の出力信号りとインバータ回路N5の出
力信号Cは、ハイレベルに変化して、PチャンネルMO
SFETQIをオフ状態に、NチャンネルMO3FET
Q2をオン状態にして動作電圧Vcc’ の遮断を先に
行う。
ハイレベルにされるため、ノアゲート回路G2の出力信
号は、直ちにロウレベルに変化する。これにより、イン
バータ回路N6の出力信号りとインバータ回路N5の出
力信号Cは、ハイレベルに変化して、PチャンネルMO
SFETQIをオフ状態に、NチャンネルMO3FET
Q2をオン状態にして動作電圧Vcc’ の遮断を先に
行う。
この後、前記同様な遅延時間t1だけ遅れて、信号Aの
遅延信号がハイレベルに変化する。これにより、ナント
ゲート回路G1の出力信号がロウレベルに変化し、信号
Bがハイレベルに変化するため、PチャンネルMO3F
ETQ3がオフ状態に、NチャンネルMOS F ET
Q 4がオン状態にされる結果、クロックロック発生回
路CPGに対する動作電圧VCC”の遮断が行われるも
のとなる。
遅延信号がハイレベルに変化する。これにより、ナント
ゲート回路G1の出力信号がロウレベルに変化し、信号
Bがハイレベルに変化するため、PチャンネルMO3F
ETQ3がオフ状態に、NチャンネルMOS F ET
Q 4がオン状態にされる結果、クロックロック発生回
路CPGに対する動作電圧VCC”の遮断が行われるも
のとなる。
(1)動作電圧の供給/遮断を制御する制御信号に従っ
て、発振回路を含むクロック発生回路に対して先に動作
電圧供給動作を行わせ、遅延回路を利用して上記クロッ
ク発生回路により形成されるクロック信号を受けて動作
する内部論理回路に対する動作電圧の供給を遅らせるこ
とにより、内部論理回路にクロック信号が供給される状
態でその動作電圧を供給することができる。これにより
、内部論理回路において、クロック信号が供給されない
ことによる不定信号レベルの発生による言過電流の発生
を防止することができるという効果が得られる。
て、発振回路を含むクロック発生回路に対して先に動作
電圧供給動作を行わせ、遅延回路を利用して上記クロッ
ク発生回路により形成されるクロック信号を受けて動作
する内部論理回路に対する動作電圧の供給を遅らせるこ
とにより、内部論理回路にクロック信号が供給される状
態でその動作電圧を供給することができる。これにより
、内部論理回路において、クロック信号が供給されない
ことによる不定信号レベルの発生による言過電流の発生
を防止することができるという効果が得られる。
(2)上記遅れて動作電圧の供給が行われる内部論理回
路の動作電圧の供給を、緩やかに変化する制御信号を形
成して、動作電圧の立ち上がりを緩やかにすることによ
り、内部論理回路における電源線に容量カップリング等
によるオーバーシュートの発生を防止ずきる。これによ
り、上記(1)によるラッシュカレントとが相乗的に作
用することによって生じるラッチアンプをより確実に防
止することができるという効果が得られる。
路の動作電圧の供給を、緩やかに変化する制御信号を形
成して、動作電圧の立ち上がりを緩やかにすることによ
り、内部論理回路における電源線に容量カップリング等
によるオーバーシュートの発生を防止ずきる。これによ
り、上記(1)によるラッシュカレントとが相乗的に作
用することによって生じるラッチアンプをより確実に防
止することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない0例えば、内部論理回路
として、シフトレジスタや、フリップフロップ回路及び
RAM等のように、その記憶情報を保持する必要のある
回路に対しては、定常的に動作電圧を供給するものとし
てもよい、また、動作電圧の遮断は、クロック発生回路
と内部論理回路とを同じタイミングで行うようにするも
のとしてもよい、クロック発生回路と内部論理回路に対
する動作電圧の供給タイミングに時間差を持たせるため
の内部制御信号を形成する回路は、種々の実施形態を取
ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない0例えば、内部論理回路
として、シフトレジスタや、フリップフロップ回路及び
RAM等のように、その記憶情報を保持する必要のある
回路に対しては、定常的に動作電圧を供給するものとし
てもよい、また、動作電圧の遮断は、クロック発生回路
と内部論理回路とを同じタイミングで行うようにするも
のとしてもよい、クロック発生回路と内部論理回路に対
する動作電圧の供給タイミングに時間差を持たせるため
の内部制御信号を形成する回路は、種々の実施形態を取
ることができるものである。
この発明は、1チツプマイクロコンビエータ等のように
、発振回路を含むクロック発生回路と、このクロック発
生回路により形成されたクロック信号により動作する内
部論理回路とを含む各種半導体集積回路装置に広く利用
できるものである。
、発振回路を含むクロック発生回路と、このクロック発
生回路により形成されたクロック信号により動作する内
部論理回路とを含む各種半導体集積回路装置に広く利用
できるものである。
第1図は、この発明の一実施例を示す回路図、第2図は
、その動作を説明するためのタイミング図である。
、その動作を説明するためのタイミング図である。
Claims (1)
- 【特許請求の範囲】 1、発振回路を含むクロック発生回路と、このクロック
発生回路により形成されたクロック信号を受ける論理回
路と、所定の制御信号により上記クロック発生回路に動
作電圧の供給を行う第1のパワースイッチ回路と、上記
制御信号の遅延信号を受けて、上記クロック発生回路に
おける発振回路の発振動作が開始された後に動作電圧の
供給を行う第2のパワースイッチ回路とを具備すること
を特徴とする半導体集積回路装置。 2、論理回路は、CMOS回路により構成されるもので
あることを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60206482A JPS6267617A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60206482A JPS6267617A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6267617A true JPS6267617A (ja) | 1987-03-27 |
Family
ID=16524103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60206482A Pending JPS6267617A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6267617A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0433132A (ja) * | 1990-05-29 | 1992-02-04 | Mitsubishi Electric Corp | マイクロコンピユータの時計用クロツク発生回路 |
EP0993116A1 (en) * | 1998-10-02 | 2000-04-12 | Nec Corporation | Sequential logic circuit with active and sleep modes |
JP2002543486A (ja) * | 1999-04-26 | 2002-12-17 | メディアキュー, インコーポレイテッド | 集積デバイスを低電力状態からパワーアップする方法および装置 |
-
1985
- 1985-09-20 JP JP60206482A patent/JPS6267617A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0433132A (ja) * | 1990-05-29 | 1992-02-04 | Mitsubishi Electric Corp | マイクロコンピユータの時計用クロツク発生回路 |
EP0993116A1 (en) * | 1998-10-02 | 2000-04-12 | Nec Corporation | Sequential logic circuit with active and sleep modes |
US6310491B1 (en) | 1998-10-02 | 2001-10-30 | Nec Corporation | Sequential logic circuit with active and sleep modes |
JP2002543486A (ja) * | 1999-04-26 | 2002-12-17 | メディアキュー, インコーポレイテッド | 集積デバイスを低電力状態からパワーアップする方法および装置 |
JP4843144B2 (ja) * | 1999-04-26 | 2011-12-21 | エヌヴィディア コーポレイション | 集積デバイスを低電力状態からパワーアップする方法および装置 |
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