JPS6266656A - 基板電位生成回路 - Google Patents
基板電位生成回路Info
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- JPS6266656A JPS6266656A JP60206981A JP20698185A JPS6266656A JP S6266656 A JPS6266656 A JP S6266656A JP 60206981 A JP60206981 A JP 60206981A JP 20698185 A JP20698185 A JP 20698185A JP S6266656 A JPS6266656 A JP S6266656A
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- 239000000758 substrate Substances 0.000 title claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims description 4
- 239000000969 carrier Substances 0.000 abstract description 10
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は基板電位生成回路に関するもので、特に大規模
集積回路に使用されるものである。
集積回路に使用されるものである。
この種の基板電位生成回路の従来例をＰ基板の場合に限
フて説明するが、Ｎ基板の場合でも同様である。第２図
（ａ３に従来の基板電位生成回路を示す。第２図（ｂｌ
の如くダイオードＤ ｉ （ｉ＝１．２）はＮｆヤネル
型トランジスタＴｉ（１＝１．２）のドレイン部のＮ＋
層とＰ基板（Ｐ−ｓｕｂ ）との間のＰＮ接合である。
フて説明するが、Ｎ基板の場合でも同様である。第２図
（ａ３に従来の基板電位生成回路を示す。第２図（ｂｌ
の如くダイオードＤ ｉ （ｉ＝１．２）はＮｆヤネル
型トランジスタＴｉ（１＝１．２）のドレイン部のＮ＋
層とＰ基板（Ｐ−ｓｕｂ ）との間のＰＮ接合である。
クロック発生源１の半周期ごとにダイオードＤ１ とト
ランジスタＴ、（ｔたはり、とＴｔ）のどちらかがオン
し、基板電位ＶＢＢのチャージを接地電位ＶａＳへとく
み出す。ダイオードＤＩ とトランジスタＴ、、Ｄ、と
Ｔ、０２つが働いているのは、発振器を効率よく利用す
るためてあシ、それぞれは全く独立に動作している。
ランジスタＴ、（ｔたはり、とＴｔ）のどちらかがオン
し、基板電位ＶＢＢのチャージを接地電位ＶａＳへとく
み出す。ダイオードＤＩ とトランジスタＴ、、Ｄ、と
Ｔ、０２つが働いているのは、発振器を効率よく利用す
るためてあシ、それぞれは全く独立に動作している。
第２図に示す回路の欠点を２つある。一つはトランジス
タＴｉに関するものである。即ちノードＱｉ（ｉ＝１．
２）が”Ｈ”（裏）レベルとな夛、容量結合でノードＰ
ｉがもち上げられ、トランジスタＴｉがオンしてチャー
ジを接地電位Ｖ８ｇへくみだす時、トランジスタＴｉは
常に五極管動作する。このため二極管動作にくらべ効率
が減少する。またトランジスタＴｉのスレッシ璽ルド電
圧ｖＴのため、ノードＰｉは＠Ｖｓｓ ＋ＶＴ”までし
か下らない。このためくみ出す電荷がｖＴ分減少する。
タＴｉに関するものである。即ちノードＱｉ（ｉ＝１．
２）が”Ｈ”（裏）レベルとな夛、容量結合でノードＰ
ｉがもち上げられ、トランジスタＴｉがオンしてチャー
ジを接地電位Ｖ８ｇへくみだす時、トランジスタＴｉは
常に五極管動作する。このため二極管動作にくらべ効率
が減少する。またトランジスタＴｉのスレッシ璽ルド電
圧ｖＴのため、ノードＰｉは＠Ｖｓｓ ＋ＶＴ”までし
か下らない。このためくみ出す電荷がｖＴ分減少する。
これをさけるためトランジスタＴｉのゲートとドレイン
を分離し、ゲートをプルアップする工夫も行なわれてい
るが回路は極めて複雑になる。
を分離し、ゲートをプルアップする工夫も行なわれてい
るが回路は極めて複雑になる。
もう一つの欠点はダイオードＤｉに関するものである。
即ちダイオードＤ１がオンして基板電位ＶＢＢのチャー
ジをノードＰｉへくみ出す時、基板へ多くの少数キャリ
ア（電子）を注入する。この電子の寿命はかなり長いた
め、発蚤の後半でノードＰｉが＠ Ｈ＃ｌとな９た時、
少数キ・ヤリアが第２図（ｂｌのＮ＋層へと逆流する。
ジをノードＰｉへくみ出す時、基板へ多くの少数キャリ
ア（電子）を注入する。この電子の寿命はかなり長いた
め、発蚤の後半でノードＰｉが＠ Ｈ＃ｌとな９た時、
少数キ・ヤリアが第２図（ｂｌのＮ＋層へと逆流する。
（ノードＰｉのＮ＋層がガードリングとなる）このため
ポンプ効率は著しく下がシ、全体の寸法を大きくする必
要が生じる。更にダイナミックメモリの場合は、基板へ
注入された少数キャリアのために、セルデータが著しく
痛むものである。
ポンプ効率は著しく下がシ、全体の寸法を大きくする必
要が生じる。更にダイナミックメモリの場合は、基板へ
注入された少数キャリアのために、セルデータが著しく
痛むものである。
本発明は上記実情に鑑みてなされたもので、少数キャリ
アの基板への注入をなくすことにより少数キャリアの逆
流を防ぎ、ポンプ効率を高めると共に１ダイナしツクメ
モリにおいてはセルデータの破壊を防止できる基板電位
生成回路を提供し、また接地電位のくみ出し時にトラン
ジスタを三極管動作させ、効率の高い動作が簡単な回路
で実現するものでおる。
アの基板への注入をなくすことにより少数キャリアの逆
流を防ぎ、ポンプ効率を高めると共に１ダイナしツクメ
モリにおいてはセルデータの破壊を防止できる基板電位
生成回路を提供し、また接地電位のくみ出し時にトラン
ジスタを三極管動作させ、効率の高い動作が簡単な回路
で実現するものでおる。
本発明は、回路のポンプ部を例えばＮフェル（Ｐ基板の
時）内にＰチャネルトランジスタで構成することにより
、基板への少数キャリア注入を防止する。また逆相のポ
ンプをクロスカップルさせることにより、極めて効率の
よい回路が実理できるようにしたものである。
時）内にＰチャネルトランジスタで構成することにより
、基板への少数キャリア注入を防止する。また逆相のポ
ンプをクロスカップルさせることにより、極めて効率の
よい回路が実理できるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図に示される如くクロック発生源１は、ノードＱ、に直
接接続され、またインバータ２を介してノードＱ、に接
続される。ノードＱ％とノードＰ１との間には容ｉｔ
Ｃｔが接続され、ノードＱ、とノードＰ、との間には容
量Ｃ１が接続される。Ｐ基板のＮウェル層３にはＰチャ
ネルトランジスタＴＩ 、Ｔ、、Ｔｌ）、。
図に示される如くクロック発生源１は、ノードＱ、に直
接接続され、またインバータ２を介してノードＱ、に接
続される。ノードＱ％とノードＰ１との間には容ｉｔ
Ｃｔが接続され、ノードＱ、とノードＰ、との間には容
量Ｃ１が接続される。Ｐ基板のＮウェル層３にはＰチャ
ネルトランジスタＴＩ 、Ｔ、、Ｔｌ）、。
ＴＬ）！が形成される。基板（Ｐ−ｓｕｂ）とノード２
１間にはトランジスタＴＤ、が接続されると共にトラン
ジスタＴＤ、のゲートはノードＰ１に接続される。基板
とノード１３間にはトランジスタＴＤ！が接続されると
共にトランジスタＴＤ！のゲートはノードＰ、に接続さ
れる。
１間にはトランジスタＴＤ、が接続されると共にトラン
ジスタＴＤ、のゲートはノードＰ１に接続される。基板
とノード１３間にはトランジスタＴＤ！が接続されると
共にトランジスタＴＤ！のゲートはノードＰ、に接続さ
れる。
接地電位ＶＳＳ供給端とノード２１間にトランジスタＴ
、を接続すると共に、該トランジスタＴ、のゲートをノ
ードＰ、に接続する。接地電位Ｖｓａ供給端とノード１
３間にトランジスタＴ、を接続すると共に、該トランジ
スタＴ２のゲートをノードＰ８に接続する。
、を接続すると共に、該トランジスタＴ、のゲートをノ
ードＰ、に接続する。接地電位Ｖｓａ供給端とノード１
３間にトランジスタＴ、を接続すると共に、該トランジ
スタＴ２のゲートをノードＰ８に接続する。
上記したようにトランジスタＴ、、Ｔ、。
ＴＤｌ 、ＴＤ、はＰ基板のＮウェル層３内のＰチャネ
ルトランジスタである。ＴＤｉ（ｉ＝１゜２）はトラン
ジスタをダイオードのように接続して使用しておシ、第
２図のＤｉに対応する。
ルトランジスタである。ＴＤｉ（ｉ＝１゜２）はトラン
ジスタをダイオードのように接続して使用しておシ、第
２図のＤｉに対応する。
ちがいは、ＤｉはＰ基板上のダイオードのため基板に少
数キャリアを注入したのに対し、ＴＤｉはＮウェル層内
につくられたＰＩ−ヤネルトランジスタの丸め、基板に
は全く少数キャリアを注入しないことである。このため
基板からのチャージが逆流することはなく、効率がアッ
プすると共に、ダイナミックメモリの場合にはセルデー
タの破壊も防止できる。
数キャリアを注入したのに対し、ＴＤｉはＮウェル層内
につくられたＰＩ−ヤネルトランジスタの丸め、基板に
は全く少数キャリアを注入しないことである。このため
基板からのチャージが逆流することはなく、効率がアッ
プすると共に、ダイナミックメモリの場合にはセルデー
タの破壊も防止できる。
４５一つの特徴は、トランジスタＴｉのソース、ゲート
、ドレインが別々であ、６、’ｒ、とＴ。
、ドレインが別々であ、６、’ｒ、とＴ。
がクロスカップルしていることである。ノードＰ１が“
Ｌ″（低）レベルになった時、基板電位ＶＢＢからトラ
ンジスタＴＤ１を通してノードＰ１ヘチャージをくみ出
すと同時に、トランジスタＴ！をオンさせノードＰ、か
ら接地ＶＳＳヘチャージをくみ出している。この時トラ
ンジスタＴ、は三極管動作をしており、効率がよくかつ
ノードＰ、は接地電位Ｖ８Ｂまで下がることができる。
Ｌ″（低）レベルになった時、基板電位ＶＢＢからトラ
ンジスタＴＤ１を通してノードＰ１ヘチャージをくみ出
すと同時に、トランジスタＴ！をオンさせノードＰ、か
ら接地ＶＳＳヘチャージをくみ出している。この時トラ
ンジスタＴ、は三極管動作をしており、効率がよくかつ
ノードＰ、は接地電位Ｖ８Ｂまで下がることができる。
このことは、第２図でノードＰｉが” Ｖｓｓ ＋ Ｖ
Ｔ ’までしか下がらなかったのと対称的である。
Ｔ ’までしか下がらなかったのと対称的である。
従来技術ではダイオードＤｉが少数キャリア（電子）を
基板に注入し、注入された電子が再びノードＰｉへと逆
流することが問題であった。
基板に注入し、注入された電子が再びノードＰｉへと逆
流することが問題であった。
この逆流はポンプ効率の著しい低下（〜１／４まで）Ｋ
つながる。またダイナミックメモリの場合は、少数キャ
リアがセルデータを破壊してしまう。本発明ではダイオ
ードＤｉにかえてフェル層内のトランジスタを用いたた
め、上記−の問題は完全に解決される。更にトランジス
タＴＩの接続を、Ｔ、とＴ２がクロスカップルするよう
にしたため、トランジスタＴｉは三極管動作でＰｉのチ
ャージを接地電位Ｖ８Ｂへとくみ出せる。従来技術でみ
られたスレツンツルド電圧ｖＴ ｏｓａ （Ｐ ｉ カ
” ＶＢＢ ４Ｖ７ ”までしか下がらない）はもはや
なく、その障壁を除くための複雑な回路も必要ないもの
である。
つながる。またダイナミックメモリの場合は、少数キャ
リアがセルデータを破壊してしまう。本発明ではダイオ
ードＤｉにかえてフェル層内のトランジスタを用いたた
め、上記−の問題は完全に解決される。更にトランジス
タＴＩの接続を、Ｔ、とＴ２がクロスカップルするよう
にしたため、トランジスタＴｉは三極管動作でＰｉのチ
ャージを接地電位Ｖ８Ｂへとくみ出せる。従来技術でみ
られたスレツンツルド電圧ｖＴ ｏｓａ （Ｐ ｉ カ
” ＶＢＢ ４Ｖ７ ”までしか下がらない）はもはや
なく、その障壁を除くための複雑な回路も必要ないもの
である。
第１図は本発明の一実施例の回路図、第２図（ａｌは従
来の基板電位生成回路図、同図（ｂｌは同図（ａｔの一
部構成を示す断面図である。 １・・・クロック発生源−１２・・・インバータ、３・
・・Ｎフェル層、Ｃ，、Ｃ茸…容ＪＩｋｔＴ１１ＴｔＩ
ＴＤ１ 、ＴＤ、・・・Ｐチャネルトランジスタ、ＶＢ
Ｂ・・・基板電位、ＶＢＢ・・・接地電位、ＰＩ ｒ
Ｐｔ＋Ｑ１．Ｑｔ・・・ノード。
来の基板電位生成回路図、同図（ｂｌは同図（ａｔの一
部構成を示す断面図である。 １・・・クロック発生源−１２・・・インバータ、３・
・・Ｎフェル層、Ｃ，、Ｃ茸…容ＪＩｋｔＴ１１ＴｔＩ
ＴＤ１ 、ＴＤ、・・・Ｐチャネルトランジスタ、ＶＢ
Ｂ・・・基板電位、ＶＢＢ・・・接地電位、ＰＩ ｒ
Ｐｔ＋Ｑ１．Ｑｔ・・・ノード。
Claims (1)
- 互いに逆相で動く第１、第２のクロック供給端と、前記
第１のクロック供給端と第１のノード間に接続された第
１の容量と、前記第２のクロック供給端と第２のノード
間に接続された第２の容量と、第１導電型基板の第２導
電型ウェル層内に形成された第１導電型の第１ないし第
４のトランジスタとを具備し、前記基板と第１のノード
間に第１のトランジスタを接続すると共に該トランジス
タのゲートを第１のノードに接続し、前記基板と第２の
ノード間に第２のトランジスタを接続すると共に該トラ
ンジスタのゲートを第２のノードに接続し、接地電位供
給端と第１のノード間に第３のトランジスタを接続する
と共に該トランジスタのゲートを第２のノードに接続し
、接地電位供給端と第２のノード間に第４のトランジス
タを接続すると共に該トランジスタのゲートを第１のノ
ードに接続したことを特徴とする基板電位生成回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206981A JPS6266656A (ja) | 1985-09-19 | 1985-09-19 | 基板電位生成回路 |
| EP86112473A EP0215429B1 (en) | 1985-09-19 | 1986-09-09 | Self substrate bias generator |
| DE8686112473T DE3664170D1 (en) | 1985-09-19 | 1986-09-09 | Self substrate bias generator |
| US06/907,803 US4740715A (en) | 1985-09-19 | 1986-09-16 | Self substrate bias generator formed in a well |
| KR1019860007816A KR900002911B1 (ko) | 1985-09-19 | 1986-09-17 | 기판전위 생성회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206981A JPS6266656A (ja) | 1985-09-19 | 1985-09-19 | 基板電位生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266656A true JPS6266656A (ja) | 1987-03-26 |
| JPH035064B2 JPH035064B2 (ja) | 1991-01-24 |
Family
ID=16532197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206981A Granted JPS6266656A (ja) | 1985-09-19 | 1985-09-19 | 基板電位生成回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4740715A (ja) |
| EP (1) | EP0215429B1 (ja) |
| JP (1) | JPS6266656A (ja) |
| KR (1) | KR900002911B1 (ja) |
| DE (1) | DE3664170D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0478793A1 (en) * | 1990-04-13 | 1992-04-08 | Kabushiki Kaisha Toshiba | Substrate structure of a semiconductor device |
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| NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
| JPH07105472B2 (ja) * | 1988-07-29 | 1995-11-13 | 株式会社東芝 | 入力保護回路 |
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
| JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
| JP2575956B2 (ja) * | 1991-01-29 | 1997-01-29 | 株式会社東芝 | 基板バイアス回路 |
| US5126590A (en) * | 1991-06-17 | 1992-06-30 | Micron Technology, Inc. | High efficiency charge pump |
| KR940003301B1 (ko) * | 1991-12-20 | 1994-04-20 | 주식회사 금성사 | Ce버스 심볼 엔코딩 처리회로 |
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| EP0696839B1 (en) * | 1994-08-12 | 1998-02-25 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Voltage elevator of the charge pump type |
| JP3244601B2 (ja) * | 1994-12-09 | 2002-01-07 | 富士通株式会社 | 半導体集積回路 |
| US5801579A (en) * | 1997-02-28 | 1998-09-01 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate for integrated circuit with high voltage generator |
| DE19924568B4 (de) * | 1999-05-28 | 2014-05-22 | Qimonda Ag | Ladungspumpe |
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| DE2812378C2 (de) * | 1978-03-21 | 1982-04-29 | Siemens AG, 1000 Berlin und 8000 München | Substratvorspannungsgenerator für integrierte MIS-Schaltkreise |
| US4283642A (en) * | 1979-09-10 | 1981-08-11 | National Semiconductor Corporation | Regulation of current through depletion devices in a MOS integrated circuit |
| US4307333A (en) * | 1980-07-29 | 1981-12-22 | Sperry Corporation | Two way regulating circuit |
| US4559548A (en) * | 1981-04-07 | 1985-12-17 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS Charge pump free of parasitic injection |
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| US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
-
1985
- 1985-09-19 JP JP60206981A patent/JPS6266656A/ja active Granted
-
1986
- 1986-09-09 EP EP86112473A patent/EP0215429B1/en not_active Expired
- 1986-09-09 DE DE8686112473T patent/DE3664170D1/de not_active Expired
- 1986-09-16 US US06/907,803 patent/US4740715A/en not_active Expired - Lifetime
- 1986-09-17 KR KR1019860007816A patent/KR900002911B1/ko not_active IP Right Cessation
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| US6104233A (en) * | 1990-04-13 | 2000-08-15 | Kabushiki Kaisha Toshiba | Substrate structure of semi-conductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3664170D1 (en) | 1989-08-03 |
| JPH035064B2 (ja) | 1991-01-24 |
| US4740715A (en) | 1988-04-26 |
| KR870003573A (ko) | 1987-04-18 |
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| EP0215429B1 (en) | 1989-06-28 |
| EP0215429A1 (en) | 1987-03-25 |
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