JPS6266656A - 基板電位生成回路 - Google Patents
基板電位生成回路Info
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- JPS6266656A JPS6266656A JP60206981A JP20698185A JPS6266656A JP S6266656 A JPS6266656 A JP S6266656A JP 60206981 A JP60206981 A JP 60206981A JP 20698185 A JP20698185 A JP 20698185A JP S6266656 A JPS6266656 A JP S6266656A
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- 239000003990 capacitor Substances 0.000 claims description 4
- 239000000969 carrier Substances 0.000 abstract description 10
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は基板電位生成回路に関するもので、特に大規模
集積回路に使用されるものである。
集積回路に使用されるものである。
この種の基板電位生成回路の従来例をP基板の場合に限
フて説明するが、N基板の場合でも同様である。第2図
(a3に従来の基板電位生成回路を示す。第2図(bl
の如くダイオードD i (i=1.2)はNfヤネル
型トランジスタTi(1=1.2)のドレイン部のN+
層とP基板(P−sub )との間のPN接合である。
フて説明するが、N基板の場合でも同様である。第2図
(a3に従来の基板電位生成回路を示す。第2図(bl
の如くダイオードD i (i=1.2)はNfヤネル
型トランジスタTi(1=1.2)のドレイン部のN+
層とP基板(P−sub )との間のPN接合である。
クロック発生源1の半周期ごとにダイオードD1 とト
ランジスタT、(tたはり、とTt)のどちらかがオン
し、基板電位VBBのチャージを接地電位VaSへとく
み出す。ダイオードDI とトランジスタT、、D、と
T、02つが働いているのは、発振器を効率よく利用す
るためてあシ、それぞれは全く独立に動作している。
ランジスタT、(tたはり、とTt)のどちらかがオン
し、基板電位VBBのチャージを接地電位VaSへとく
み出す。ダイオードDI とトランジスタT、、D、と
T、02つが働いているのは、発振器を効率よく利用す
るためてあシ、それぞれは全く独立に動作している。
第2図に示す回路の欠点を2つある。一つはトランジス
タTiに関するものである。即ちノードQi(i=1.
2)が”H”(裏)レベルとな夛、容量結合でノードP
iがもち上げられ、トランジスタTiがオンしてチャー
ジを接地電位V8gへくみだす時、トランジスタTiは
常に五極管動作する。このため二極管動作にくらべ効率
が減少する。またトランジスタTiのスレッシ璽ルド電
圧vTのため、ノードPiは@Vss +VT”までし
か下らない。このためくみ出す電荷がvT分減少する。
タTiに関するものである。即ちノードQi(i=1.
2)が”H”(裏)レベルとな夛、容量結合でノードP
iがもち上げられ、トランジスタTiがオンしてチャー
ジを接地電位V8gへくみだす時、トランジスタTiは
常に五極管動作する。このため二極管動作にくらべ効率
が減少する。またトランジスタTiのスレッシ璽ルド電
圧vTのため、ノードPiは@Vss +VT”までし
か下らない。このためくみ出す電荷がvT分減少する。
これをさけるためトランジスタTiのゲートとドレイン
を分離し、ゲートをプルアップする工夫も行なわれてい
るが回路は極めて複雑になる。
を分離し、ゲートをプルアップする工夫も行なわれてい
るが回路は極めて複雑になる。
もう一つの欠点はダイオードDiに関するものである。
即ちダイオードD1がオンして基板電位VBBのチャー
ジをノードPiへくみ出す時、基板へ多くの少数キャリ
ア(電子)を注入する。この電子の寿命はかなり長いた
め、発蚤の後半でノードPiが@ H#lとな9た時、
少数キ・ヤリアが第2図(blのN+層へと逆流する。
ジをノードPiへくみ出す時、基板へ多くの少数キャリ
ア(電子)を注入する。この電子の寿命はかなり長いた
め、発蚤の後半でノードPiが@ H#lとな9た時、
少数キ・ヤリアが第2図(blのN+層へと逆流する。
(ノードPiのN+層がガードリングとなる)このため
ポンプ効率は著しく下がシ、全体の寸法を大きくする必
要が生じる。更にダイナミックメモリの場合は、基板へ
注入された少数キャリアのために、セルデータが著しく
痛むものである。
ポンプ効率は著しく下がシ、全体の寸法を大きくする必
要が生じる。更にダイナミックメモリの場合は、基板へ
注入された少数キャリアのために、セルデータが著しく
痛むものである。
本発明は上記実情に鑑みてなされたもので、少数キャリ
アの基板への注入をなくすことにより少数キャリアの逆
流を防ぎ、ポンプ効率を高めると共に1ダイナしツクメ
モリにおいてはセルデータの破壊を防止できる基板電位
生成回路を提供し、また接地電位のくみ出し時にトラン
ジスタを三極管動作させ、効率の高い動作が簡単な回路
で実現するものでおる。
アの基板への注入をなくすことにより少数キャリアの逆
流を防ぎ、ポンプ効率を高めると共に1ダイナしツクメ
モリにおいてはセルデータの破壊を防止できる基板電位
生成回路を提供し、また接地電位のくみ出し時にトラン
ジスタを三極管動作させ、効率の高い動作が簡単な回路
で実現するものでおる。
本発明は、回路のポンプ部を例えばNフェル(P基板の
時)内にPチャネルトランジスタで構成することにより
、基板への少数キャリア注入を防止する。また逆相のポ
ンプをクロスカップルさせることにより、極めて効率の
よい回路が実理できるようにしたものである。
時)内にPチャネルトランジスタで構成することにより
、基板への少数キャリア注入を防止する。また逆相のポ
ンプをクロスカップルさせることにより、極めて効率の
よい回路が実理できるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第1
図に示される如くクロック発生源1は、ノードQ、に直
接接続され、またインバータ2を介してノードQ、に接
続される。ノードQ%とノードP1との間には容it
Ctが接続され、ノードQ、とノードP、との間には容
量C1が接続される。P基板のNウェル層3にはPチャ
ネルトランジスタTI 、T、、Tl)、。
図に示される如くクロック発生源1は、ノードQ、に直
接接続され、またインバータ2を介してノードQ、に接
続される。ノードQ%とノードP1との間には容it
Ctが接続され、ノードQ、とノードP、との間には容
量C1が接続される。P基板のNウェル層3にはPチャ
ネルトランジスタTI 、T、、Tl)、。
TL)!が形成される。基板(P−sub)とノード2
1間にはトランジスタTD、が接続されると共にトラン
ジスタTD、のゲートはノードP1に接続される。基板
とノード13間にはトランジスタTD!が接続されると
共にトランジスタTD!のゲートはノードP、に接続さ
れる。
1間にはトランジスタTD、が接続されると共にトラン
ジスタTD、のゲートはノードP1に接続される。基板
とノード13間にはトランジスタTD!が接続されると
共にトランジスタTD!のゲートはノードP、に接続さ
れる。
接地電位VSS供給端とノード21間にトランジスタT
、を接続すると共に、該トランジスタT、のゲートをノ
ードP、に接続する。接地電位Vsa供給端とノード1
3間にトランジスタT、を接続すると共に、該トランジ
スタT2のゲートをノードP8に接続する。
、を接続すると共に、該トランジスタT、のゲートをノ
ードP、に接続する。接地電位Vsa供給端とノード1
3間にトランジスタT、を接続すると共に、該トランジ
スタT2のゲートをノードP8に接続する。
上記したようにトランジスタT、、T、。
TDl 、TD、はP基板のNウェル層3内のPチャネ
ルトランジスタである。TDi(i=1゜2)はトラン
ジスタをダイオードのように接続して使用しておシ、第
2図のDiに対応する。
ルトランジスタである。TDi(i=1゜2)はトラン
ジスタをダイオードのように接続して使用しておシ、第
2図のDiに対応する。
ちがいは、DiはP基板上のダイオードのため基板に少
数キャリアを注入したのに対し、TDiはNウェル層内
につくられたPI−ヤネルトランジスタの丸め、基板に
は全く少数キャリアを注入しないことである。このため
基板からのチャージが逆流することはなく、効率がアッ
プすると共に、ダイナミックメモリの場合にはセルデー
タの破壊も防止できる。
数キャリアを注入したのに対し、TDiはNウェル層内
につくられたPI−ヤネルトランジスタの丸め、基板に
は全く少数キャリアを注入しないことである。このため
基板からのチャージが逆流することはなく、効率がアッ
プすると共に、ダイナミックメモリの場合にはセルデー
タの破壊も防止できる。
45一つの特徴は、トランジスタTiのソース、ゲート
、ドレインが別々であ、6、’r、とT。
、ドレインが別々であ、6、’r、とT。
がクロスカップルしていることである。ノードP1が“
L″(低)レベルになった時、基板電位VBBからトラ
ンジスタTD1を通してノードP1ヘチャージをくみ出
すと同時に、トランジスタT!をオンさせノードP、か
ら接地VSSヘチャージをくみ出している。この時トラ
ンジスタT、は三極管動作をしており、効率がよくかつ
ノードP、は接地電位V8Bまで下がることができる。
L″(低)レベルになった時、基板電位VBBからトラ
ンジスタTD1を通してノードP1ヘチャージをくみ出
すと同時に、トランジスタT!をオンさせノードP、か
ら接地VSSヘチャージをくみ出している。この時トラ
ンジスタT、は三極管動作をしており、効率がよくかつ
ノードP、は接地電位V8Bまで下がることができる。
このことは、第2図でノードPiが” Vss + V
T ’までしか下がらなかったのと対称的である。
T ’までしか下がらなかったのと対称的である。
従来技術ではダイオードDiが少数キャリア(電子)を
基板に注入し、注入された電子が再びノードPiへと逆
流することが問題であった。
基板に注入し、注入された電子が再びノードPiへと逆
流することが問題であった。
この逆流はポンプ効率の著しい低下(〜1/4まで)K
つながる。またダイナミックメモリの場合は、少数キャ
リアがセルデータを破壊してしまう。本発明ではダイオ
ードDiにかえてフェル層内のトランジスタを用いたた
め、上記−の問題は完全に解決される。更にトランジス
タTIの接続を、T、とT2がクロスカップルするよう
にしたため、トランジスタTiは三極管動作でPiのチ
ャージを接地電位V8Bへとくみ出せる。従来技術でみ
られたスレツンツルド電圧vT osa (P i カ
” VBB 4V7 ”までしか下がらない)はもはや
なく、その障壁を除くための複雑な回路も必要ないもの
である。
つながる。またダイナミックメモリの場合は、少数キャ
リアがセルデータを破壊してしまう。本発明ではダイオ
ードDiにかえてフェル層内のトランジスタを用いたた
め、上記−の問題は完全に解決される。更にトランジス
タTIの接続を、T、とT2がクロスカップルするよう
にしたため、トランジスタTiは三極管動作でPiのチ
ャージを接地電位V8Bへとくみ出せる。従来技術でみ
られたスレツンツルド電圧vT osa (P i カ
” VBB 4V7 ”までしか下がらない)はもはや
なく、その障壁を除くための複雑な回路も必要ないもの
である。
第1図は本発明の一実施例の回路図、第2図(alは従
来の基板電位生成回路図、同図(blは同図(atの一
部構成を示す断面図である。 1・・・クロック発生源−12・・・インバータ、3・
・・Nフェル層、C,、C茸…容JIktT11TtI
TD1 、TD、・・・Pチャネルトランジスタ、VB
B・・・基板電位、VBB・・・接地電位、PI r
Pt+Q1.Qt・・・ノード。
来の基板電位生成回路図、同図(blは同図(atの一
部構成を示す断面図である。 1・・・クロック発生源−12・・・インバータ、3・
・・Nフェル層、C,、C茸…容JIktT11TtI
TD1 、TD、・・・Pチャネルトランジスタ、VB
B・・・基板電位、VBB・・・接地電位、PI r
Pt+Q1.Qt・・・ノード。
Claims (1)
- 互いに逆相で動く第1、第2のクロック供給端と、前記
第1のクロック供給端と第1のノード間に接続された第
1の容量と、前記第2のクロック供給端と第2のノード
間に接続された第2の容量と、第1導電型基板の第2導
電型ウェル層内に形成された第1導電型の第1ないし第
4のトランジスタとを具備し、前記基板と第1のノード
間に第1のトランジスタを接続すると共に該トランジス
タのゲートを第1のノードに接続し、前記基板と第2の
ノード間に第2のトランジスタを接続すると共に該トラ
ンジスタのゲートを第2のノードに接続し、接地電位供
給端と第1のノード間に第3のトランジスタを接続する
と共に該トランジスタのゲートを第2のノードに接続し
、接地電位供給端と第2のノード間に第4のトランジス
タを接続すると共に該トランジスタのゲートを第1のノ
ードに接続したことを特徴とする基板電位生成回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60206981A JPS6266656A (ja) | 1985-09-19 | 1985-09-19 | 基板電位生成回路 |
EP86112473A EP0215429B1 (en) | 1985-09-19 | 1986-09-09 | Self substrate bias generator |
DE8686112473T DE3664170D1 (en) | 1985-09-19 | 1986-09-09 | Self substrate bias generator |
US06/907,803 US4740715A (en) | 1985-09-19 | 1986-09-16 | Self substrate bias generator formed in a well |
KR1019860007816A KR900002911B1 (ko) | 1985-09-19 | 1986-09-17 | 기판전위 생성회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60206981A JPS6266656A (ja) | 1985-09-19 | 1985-09-19 | 基板電位生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6266656A true JPS6266656A (ja) | 1987-03-26 |
JPH035064B2 JPH035064B2 (ja) | 1991-01-24 |
Family
ID=16532197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60206981A Granted JPS6266656A (ja) | 1985-09-19 | 1985-09-19 | 基板電位生成回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4740715A (ja) |
EP (1) | EP0215429B1 (ja) |
JP (1) | JPS6266656A (ja) |
KR (1) | KR900002911B1 (ja) |
DE (1) | DE3664170D1 (ja) |
Cited By (1)
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---|---|---|---|---|
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NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
JPH07105472B2 (ja) * | 1988-07-29 | 1995-11-13 | 株式会社東芝 | 入力保護回路 |
JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
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KR940003301B1 (ko) * | 1991-12-20 | 1994-04-20 | 주식회사 금성사 | Ce버스 심볼 엔코딩 처리회로 |
KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
EP0696839B1 (en) * | 1994-08-12 | 1998-02-25 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Voltage elevator of the charge pump type |
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DE19924568B4 (de) * | 1999-05-28 | 2014-05-22 | Qimonda Ag | Ladungspumpe |
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US4283642A (en) * | 1979-09-10 | 1981-08-11 | National Semiconductor Corporation | Regulation of current through depletion devices in a MOS integrated circuit |
US4307333A (en) * | 1980-07-29 | 1981-12-22 | Sperry Corporation | Two way regulating circuit |
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JPS58122766A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 半導体装置 |
US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
-
1985
- 1985-09-19 JP JP60206981A patent/JPS6266656A/ja active Granted
-
1986
- 1986-09-09 EP EP86112473A patent/EP0215429B1/en not_active Expired
- 1986-09-09 DE DE8686112473T patent/DE3664170D1/de not_active Expired
- 1986-09-16 US US06/907,803 patent/US4740715A/en not_active Expired - Lifetime
- 1986-09-17 KR KR1019860007816A patent/KR900002911B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
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DE3664170D1 (en) | 1989-08-03 |
JPH035064B2 (ja) | 1991-01-24 |
US4740715A (en) | 1988-04-26 |
KR870003573A (ko) | 1987-04-18 |
KR900002911B1 (ko) | 1990-05-03 |
EP0215429B1 (en) | 1989-06-28 |
EP0215429A1 (en) | 1987-03-25 |
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