JPS6265149A - メモリ管理ユニツト書き換え方式 - Google Patents
メモリ管理ユニツト書き換え方式Info
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- JPS6265149A JPS6265149A JP60203792A JP20379285A JPS6265149A JP S6265149 A JPS6265149 A JP S6265149A JP 60203792 A JP60203792 A JP 60203792A JP 20379285 A JP20379285 A JP 20379285A JP S6265149 A JPS6265149 A JP S6265149A
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- data
- memory management
- user
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理アドレスを物理アドレスに変換し、メモ
リ空間を分割して出来る各ページの現在アクセスしよう
とするページが主記憶上にない場合に外部記憶装置より
そのページを持ってくることにより、膨大なメモリ空間
をユーザが使用できるようにする仮想記憶方式と、複数
のユーザで主記憶装置を共通的に利用できるように物理
アドレスから絶対アドレスに変換する機構を有するメモ
リ管理装置MMUの読み出しと書き込み方式に係り、特
にユーザが利用出来る主記憶上のアドレス空間とは独立
したアドレス空間にMMU内のメモリに対するアドレス
空間を割り当てる事が出来る制御を含むMMUIき換え
方式に関する。
リ空間を分割して出来る各ページの現在アクセスしよう
とするページが主記憶上にない場合に外部記憶装置より
そのページを持ってくることにより、膨大なメモリ空間
をユーザが使用できるようにする仮想記憶方式と、複数
のユーザで主記憶装置を共通的に利用できるように物理
アドレスから絶対アドレスに変換する機構を有するメモ
リ管理装置MMUの読み出しと書き込み方式に係り、特
にユーザが利用出来る主記憶上のアドレス空間とは独立
したアドレス空間にMMU内のメモリに対するアドレス
空間を割り当てる事が出来る制御を含むMMUIき換え
方式に関する。
集積回路技術の発展に伴い、パーソナルコンピュータ或
いはマイクロコンピュータの機能は向上し、32ビット
マイクロプロセツサによる仮想記憶及び、記憶保護の概
念を導入することが出来るようになってきた。仮想記憶
方式はユーザが指定できるアドレスのビット数が小さく
てもこのアドレスを論理アドレスとし、論理アドレスか
ら主記憶上の実際の物理アドレスに一方的にアドレス変
換を行うことによって大容量のアドレス空間を持たせる
方式である。
いはマイクロコンピュータの機能は向上し、32ビット
マイクロプロセツサによる仮想記憶及び、記憶保護の概
念を導入することが出来るようになってきた。仮想記憶
方式はユーザが指定できるアドレスのビット数が小さく
てもこのアドレスを論理アドレスとし、論理アドレスか
ら主記憶上の実際の物理アドレスに一方的にアドレス変
換を行うことによって大容量のアドレス空間を持たせる
方式である。
例えば、論理アドレスを3つに分割し、セグメント番号
、ページ番号、ページ内変位を含むようにし、変換はま
ず、中央演算装置内部の制御レジスタ内にあるセグメン
トテーブル先頭アドレスと。
、ページ番号、ページ内変位を含むようにし、変換はま
ず、中央演算装置内部の制御レジスタ内にあるセグメン
トテーブル先頭アドレスと。
前記論理アドレス内のセグメント番号を加えることによ
って、セグメントテーブルの一つのエントリを引き出す
。エントリ内部には求めるページテーブルの起点アドレ
スが含まれているので、前記起点アドレスと、論理アド
レス内のページ番号を加えて、ページテーブルの一つの
エントリを引き出す。ページテーブルの前記エントリ内
部には。
って、セグメントテーブルの一つのエントリを引き出す
。エントリ内部には求めるページテーブルの起点アドレ
スが含まれているので、前記起点アドレスと、論理アド
レス内のページ番号を加えて、ページテーブルの一つの
エントリを引き出す。ページテーブルの前記エントリ内
部には。
ページの先頭アドレスが含まれている。従って。
前記ページ先頭アドレスに、論理アドレス内部のページ
内変位を加えることによって実際の記憶装置へアクセス
するべき物理アドレスが得られる。
内変位を加えることによって実際の記憶装置へアクセス
するべき物理アドレスが得られる。
更に、複数のユーザが主記憶装置を共通に使用する場合
には、各ユーザによって、主記憶上のメモリ領域の先頭
アドレスを作成し、各ユーザ領域内を前記物理アドレス
でアクセスするようにして。
には、各ユーザによって、主記憶上のメモリ領域の先頭
アドレスを作成し、各ユーザ領域内を前記物理アドレス
でアクセスするようにして。
物理アドレスから絶対アドレスに変換するようにしてい
る。32ビットマイクロプロセツサによる計算機システ
ムにおいては、少なくともページ番号とページ内変位を
論理アドレスに持ち、論理アドレスから物理アドレスに
変換するページ方式によるアドレス変換機構を少なくと
も有し8例えば3ユーザモードにおいて、スーパーバイ
ザー、即ちO8上の領域をアクセスした場合には、アク
セス禁止を実行する記憶保護機構を含むようにし、複数
のユーザで主記憶を共通的に利用できるマルチユーザの
制御を含むようにしている。ページ方式には、記憶空間
をページ単位で分割し、主記憶上にCPUがアクセスす
る確率の高いページのみを置き、cpuがあるページを
アクセスしてそのページが主記憶上にない場合には、L
RUアルゴルズムに従って、主記憶内のアクセスする確
率が最も低いページと、CPUがアクセスしようとする
ディスク装置上の中にあるページをスワツピングする機
構が一般的に含まれている。このように。
る。32ビットマイクロプロセツサによる計算機システ
ムにおいては、少なくともページ番号とページ内変位を
論理アドレスに持ち、論理アドレスから物理アドレスに
変換するページ方式によるアドレス変換機構を少なくと
も有し8例えば3ユーザモードにおいて、スーパーバイ
ザー、即ちO8上の領域をアクセスした場合には、アク
セス禁止を実行する記憶保護機構を含むようにし、複数
のユーザで主記憶を共通的に利用できるマルチユーザの
制御を含むようにしている。ページ方式には、記憶空間
をページ単位で分割し、主記憶上にCPUがアクセスす
る確率の高いページのみを置き、cpuがあるページを
アクセスしてそのページが主記憶上にない場合には、L
RUアルゴルズムに従って、主記憶内のアクセスする確
率が最も低いページと、CPUがアクセスしようとする
ディスク装置上の中にあるページをスワツピングする機
構が一般的に含まれている。このように。
仮想記憶と記憶保護、或いは物理アドレスから絶対アク
セスに変換するプリフィクス機構等を実行するメモリ管
理装置MMUは、内部にアドレス変換用のテーブル、及
びプリフィクス機構、或いは記憶保護に利用するテーブ
ルをランダムアクセスメモリ (RAM)の形で内部に
持っている。従って、MMU自身には、前記テーブルに
データを書いたり、読み出すために、アクセスするべき
アドレスのアドレス空間を持つことになる。このMMU
に対する前記アドレス空間を主記憶上のアドレス空間の
どの領域を占有するかという問題は非常にM要となる。
セスに変換するプリフィクス機構等を実行するメモリ管
理装置MMUは、内部にアドレス変換用のテーブル、及
びプリフィクス機構、或いは記憶保護に利用するテーブ
ルをランダムアクセスメモリ (RAM)の形で内部に
持っている。従って、MMU自身には、前記テーブルに
データを書いたり、読み出すために、アクセスするべき
アドレスのアドレス空間を持つことになる。このMMU
に対する前記アドレス空間を主記憶上のアドレス空間の
どの領域を占有するかという問題は非常にM要となる。
従来、MMUのリードライト用には、主記憶上のアドレ
ス空間の一部にMMU専用のアドレス空間を与え、その
空間をCPUがアクセスすることにより、MMUのRA
M書き換え等を行っていた。
ス空間の一部にMMU専用のアドレス空間を与え、その
空間をCPUがアクセスすることにより、MMUのRA
M書き換え等を行っていた。
第2図(alは、従来のMMU書き換え方式に従うシス
テム構成図のブロック図である。MMU 1は。
テム構成図のブロック図である。MMU 1は。
CPU2から論理アドレス11を入力し、論理アドレス
14を物理アドレス10に変換し、変換された物理アド
レス、或いは、プリフィクス機構を内部に含む場合には
、絶対アドレスが出力アドレスバス10に出力される。
14を物理アドレス10に変換し、変換された物理アド
レス、或いは、プリフィクス機構を内部に含む場合には
、絶対アドレスが出力アドレスバス10に出力される。
MMUI内部のテーブルにデータを書いたり読んだりす
る場合には9MMUIのアドレス線10を介してCPU
2に接続されるデータバス20を介してリードライトを
実行する。MMUIのリードライトを実行する場合には
、CPU2からアドレスバス11を介してテーブルのア
ドレスをアクセスし、データバス20を介してMMUI
の物理アドレス側のパス10を使ってデータのリードラ
イトを実行するが、従来方式に従う場合には、MMUI
はCPU2がアドレスバス11及び12によってアクセ
スすることが出来る主記憶上のアドレス空間のある領域
をMMU専用のアドレス空間としている。そのため。
る場合には9MMUIのアドレス線10を介してCPU
2に接続されるデータバス20を介してリードライトを
実行する。MMUIのリードライトを実行する場合には
、CPU2からアドレスバス11を介してテーブルのア
ドレスをアクセスし、データバス20を介してMMUI
の物理アドレス側のパス10を使ってデータのリードラ
イトを実行するが、従来方式に従う場合には、MMUI
はCPU2がアドレスバス11及び12によってアクセ
スすることが出来る主記憶上のアドレス空間のある領域
をMMU専用のアドレス空間としている。そのため。
CPU2は、アドレスバス12にMMUIを指定するビ
ット系列を出力することにより、そのビット系列をデコ
ーダ120でデコードし、デコード出力1201が論理
OにアクティブされることによってMMUIをイネーブ
ルしていた。例えば。
ット系列を出力することにより、そのビット系列をデコ
ーダ120でデコードし、デコード出力1201が論理
OにアクティブされることによってMMUIをイネーブ
ルしていた。例えば。
MMUIのテーブルにデータを書き込む場合には。
CPU2よりアドレスへ゛ス12を介してMM Ui旨
定用のアドレスビットを与え、デコーダ120の出力を
論理0にし、さらに、CPU2より書き込み制御信号1
200を論理Oにすることにより。
定用のアドレスビットを与え、デコーダ120の出力を
論理0にし、さらに、CPU2より書き込み制御信号1
200を論理Oにすることにより。
アンド回路121の出力を論理0にアクティブにする。
そして、MMUIは、ライトイネーブルとなり、CPU
2からアドレスバス11を介してMMU内部RAMのア
ドレスを指定している。このとき、デコーダ120の出
力1201は、バ・7フア1212のイネーブル端子を
イネーブル状態にすることによって、CP’U2から与
えられるデータはデータバッファ20を介して物理アド
レス線10に転送され、MMU内部に入力され、MMU
内部のテーブルRA’Mに書き込まれるようにしている
。逆にテーブルよりデータを読み出す場合には、MMU
Iのライトイネーブル端子は論理1となるから読み出し
モードとなり、CPU2から与えられるライトイネーブ
ル端子1200が論理lとなることによってバッファ1
22のデータ方向はMMtJlからデータバス20を介
してCPU2に入力される方向となる。この読み出しモ
ート′においてもCPU2に与えられるアドレスバスの
内容ばMMU 1を指定するビット系列が与えられ。
2からアドレスバス11を介してMMU内部RAMのア
ドレスを指定している。このとき、デコーダ120の出
力1201は、バ・7フア1212のイネーブル端子を
イネーブル状態にすることによって、CP’U2から与
えられるデータはデータバッファ20を介して物理アド
レス線10に転送され、MMU内部に入力され、MMU
内部のテーブルRA’Mに書き込まれるようにしている
。逆にテーブルよりデータを読み出す場合には、MMU
Iのライトイネーブル端子は論理1となるから読み出し
モードとなり、CPU2から与えられるライトイネーブ
ル端子1200が論理lとなることによってバッファ1
22のデータ方向はMMtJlからデータバス20を介
してCPU2に入力される方向となる。この読み出しモ
ート′においてもCPU2に与えられるアドレスバスの
内容ばMMU 1を指定するビット系列が与えられ。
デコーダ120の出力を論理Oにアクティブにする必要
がある。この場合、CPtJ2から与えられるアドレス
は物理アドレス10に接続される主犯(Q装置のアドレ
スをアクセスするための情報であってアドレスバス11
及び12に出力されるので。
がある。この場合、CPtJ2から与えられるアドレス
は物理アドレス10に接続される主犯(Q装置のアドレ
スをアクセスするための情報であってアドレスバス11
及び12に出力されるので。
CPU2から与えられるアドレス情報は主記憶上のアド
レス空間を占有することになる。従って。
レス空間を占有することになる。従って。
デコーダ120によってCPU2から与えられるアドレ
スの内、デコーダ120の出力を論理0にアクティブに
するアドレスは主記憶上のアドレス空間の一部を占有す
ることになる。すなわち1MMUIのリードライトを行
うには、MMU専用のアドレス空間を主記憶上のアドレ
ス空間の一部として持つことになる。
スの内、デコーダ120の出力を論理0にアクティブに
するアドレスは主記憶上のアドレス空間の一部を占有す
ることになる。すなわち1MMUIのリードライトを行
うには、MMU専用のアドレス空間を主記憶上のアドレ
ス空間の一部として持つことになる。
第2図(blに示すように主記憶上のアドレス空間を1
6進でoooooがらFFFFFまでの空間であると仮
定した場合に、MMUに利用するアドレス空間は。
6進でoooooがらFFFFFまでの空間であると仮
定した場合に、MMUに利用するアドレス空間は。
コノアドレス空間の一部を占有してしまうことになる。
例えば、第2図(b)の上位2Mバイトの斜線で示され
る領域はMMUIのリードライト専用に使われる領域で
あって、この領域はユーザが利用できなくなる領域とな
る。即ち、斜線で示される2Mのアドレス空間は無条件
にMMU 1のリードライト用に利用される空間であり
、MMUIのリードライトは、ユーザではなく一般にス
ーパーバイザ、すなわち、O8が利用する空間となるた
め。
る領域はMMUIのリードライト専用に使われる領域で
あって、この領域はユーザが利用できなくなる領域とな
る。即ち、斜線で示される2Mのアドレス空間は無条件
にMMU 1のリードライト用に利用される空間であり
、MMUIのリードライトは、ユーザではなく一般にス
ーパーバイザ、すなわち、O8が利用する空間となるた
め。
ユーザが利用出来るメモリ空間は非常に狭くなるという
欠点を有する。
欠点を有する。
本発明はこのような従来の欠点を除去し、 MMUのリ
ードライト専用のアドレス空間はユーザが利用する空間
と同じ空間領域に設置し、スーパーバイザモードにおい
て、ユーザのアドレス空間を利用する特殊命令を用いて
、アドレス空間選択用フリップフロップをセットし、そ
のセットした内容によって前記MMU専用のアドレス空
間を指示することによって、ユーザ専用のアドレス空間
を破壊することなく、同一アドレス空間内でMMUのリ
ードライトを実行できることを可能とするMMU書き換
え方式を提供する。
ードライト専用のアドレス空間はユーザが利用する空間
と同じ空間領域に設置し、スーパーバイザモードにおい
て、ユーザのアドレス空間を利用する特殊命令を用いて
、アドレス空間選択用フリップフロップをセットし、そ
のセットした内容によって前記MMU専用のアドレス空
間を指示することによって、ユーザ専用のアドレス空間
を破壊することなく、同一アドレス空間内でMMUのリ
ードライトを実行できることを可能とするMMU書き換
え方式を提供する。
第1図(a)は本発明のMMU書き換え方式にもとづく
システムの構成図である。
システムの構成図である。
MMUIは、CPU2の論理アドレス6を入力し、物理
アドレス13を出力し、論理アドレス6を物理アドレス
13に変換するアドレス変換機構等に用いるRAMテー
ブルを有している。前記RAMテーブルの書き換えは、
アドレスバス13を入出力データ線として用い、CPU
2よりデータバス9を介して行う、すなわち、CPU2
から出力されるアドレス6でテーブルのアドレスを指定
し、CPU2からデータバス9よりデータを与え。
アドレス13を出力し、論理アドレス6を物理アドレス
13に変換するアドレス変換機構等に用いるRAMテー
ブルを有している。前記RAMテーブルの書き換えは、
アドレスバス13を入出力データ線として用い、CPU
2よりデータバス9を介して行う、すなわち、CPU2
から出力されるアドレス6でテーブルのアドレスを指定
し、CPU2からデータバス9よりデータを与え。
双方向バッファ5を介してバス50に転送し、データを
アドレスバス13より入力し、テーブル内に書き込む。
アドレスバス13より入力し、テーブル内に書き込む。
MMUI内のテーブルの内容をCPU2に転送する場合
も、CPU2は、アドレス6よりアドレスを指定し、前
記アドレスによって指定されたテーブルの内容をアドレ
スバス13に出力し、双方向バッファ5を介してデータ
バス9に転送し、CPU2の内部に入力する。このよう
なデータのリードライトは書き込み制御信号100の論
理状態による。書き込き制御信号100が論理Oである
場合には、ライトイネーブル状態となり、MMUIはア
ドレス6で指定されるRAMアドレスに双方向バッファ
5より転送されてくるデータを書き込む。一方、書き込
み制御信号100力586理1である場合には、MMU
は読み出しモードとなり、アドレス6で指定されるRA
Mテーブルの内容は物理アドレス側のアドレスバス13
に転送され、双方向バッファ5を介してCPU2に接続
されるデータバス9を介してCPU2に入力される。
も、CPU2は、アドレス6よりアドレスを指定し、前
記アドレスによって指定されたテーブルの内容をアドレ
スバス13に出力し、双方向バッファ5を介してデータ
バス9に転送し、CPU2の内部に入力する。このよう
なデータのリードライトは書き込み制御信号100の論
理状態による。書き込き制御信号100が論理Oである
場合には、ライトイネーブル状態となり、MMUIはア
ドレス6で指定されるRAMアドレスに双方向バッファ
5より転送されてくるデータを書き込む。一方、書き込
み制御信号100力586理1である場合には、MMU
は読み出しモードとなり、アドレス6で指定されるRA
Mテーブルの内容は物理アドレス側のアドレスバス13
に転送され、双方向バッファ5を介してCPU2に接続
されるデータバス9を介してCPU2に入力される。
本発明は、前記書き込み信号100と前記双方向バッフ
ァ5のイネーブル信号500の制御をCPU2から出力
されるアドレスのデコード信号を用いるのではなく、C
PU2から出力されるファンクションコード7の結果を
ファンクションコードデコーダ3によってデコードし、
そのデコードした信号を用いてリードライト制御用フリ
ップフロップ4の状態を制御するようにしている。即ち
。
ァ5のイネーブル信号500の制御をCPU2から出力
されるアドレスのデコード信号を用いるのではなく、C
PU2から出力されるファンクションコード7の結果を
ファンクションコードデコーダ3によってデコードし、
そのデコードした信号を用いてリードライト制御用フリ
ップフロップ4の状態を制御するようにしている。即ち
。
CPU2から出力されるファンクションコード7の制御
と、フリップフロップ4の状態によってMMUIのリー
ドライトの制御を行っている。この制御によって、CP
U2から出力されるアドレスの上位をデコードす、るこ
とによってできるユーザ領域のアドレス空間とMMUI
のアドレス空間を独立に平行化し、前記MMUリードラ
イト制御用フリップフロップ4の論理状態によって平行
するアドレス空間を選択するようにしている。このよう
な本発明の制御方式を更に詳 細に説明する。
と、フリップフロップ4の状態によってMMUIのリー
ドライトの制御を行っている。この制御によって、CP
U2から出力されるアドレスの上位をデコードす、るこ
とによってできるユーザ領域のアドレス空間とMMUI
のアドレス空間を独立に平行化し、前記MMUリードラ
イト制御用フリップフロップ4の論理状態によって平行
するアドレス空間を選択するようにしている。このよう
な本発明の制御方式を更に詳 細に説明する。
CPU2から出力されるファンクションコード7はCP
U2が実行している命令がスーパーバイザモードの命令
であるか、ユーザモードの命令であるかを示す情報を出
力する。即ち、ファンクションコード7は、3ビット程
度の情報であって。
U2が実行している命令がスーパーバイザモードの命令
であるか、ユーザモードの命令であるかを示す情報を出
力する。即ち、ファンクションコード7は、3ビット程
度の情報であって。
そのビット状態によってCPU2が現在スーパーバイザ
のプログラムを実行しているのか、このプログラムでデ
ータのアクセスを行っているのか。
のプログラムを実行しているのか、このプログラムでデ
ータのアクセスを行っているのか。
或いはユーザモードでプログラムを実行しているのか、
そのユーザプログラムによってデータのリードライトを
行っているのかを示す情報が少なくとも含まれている。
そのユーザプログラムによってデータのリードライトを
行っているのかを示す情報が少なくとも含まれている。
即ち、スーパーバイザプログラム、スーパーバイヂデー
タ、ユーザプログラム。
タ、ユーザプログラム。
ユーザデータの各モードを示す少なくとも2ビ・ノドの
情報を含んでいる。ファンクションデコーダ3は少なく
とも前記4つのモードのそれぞれに対応する信号を出力
するもので1例えばスーパーバイザデータモードにおい
て、スーパーバイザデータ信号31が論理0にアクティ
ブになる。ユーザデータモードにおいては、ユーザデー
タ信号30が論理Oにアクティブになる。このようなモ
ードすなわち、大きく分けてスーパーバイザモードでC
PU2が動作しているか、ユーザモードでCPUが動作
しているかによってMMUIのテーブル書き込み制御が
実行される。すなわち、MMUIのテーブル書き換えは
ユーザモードにおいては実行せず、必ずスーパーバイザ
モードで行われることを利用する。例えば、ユーザモー
ドでCPU2が動作し、主記憶装置50をアクセスする
場合にCPU2から出力される論理アドレス6は物理ア
ドレス13にMMU 1を介して変換される。そして、
今、アクセスしようとするページが主記憶上にない場合
、すでにアクセスしてしまったページで、以後アクセス
する可能性の最も低いページをディスク装置(図示せず
)に入れ、今アクセスしようとするページをディスク装
置から主記憶上にもってくるスワップ動作を実行するこ
となるが。
情報を含んでいる。ファンクションデコーダ3は少なく
とも前記4つのモードのそれぞれに対応する信号を出力
するもので1例えばスーパーバイザデータモードにおい
て、スーパーバイザデータ信号31が論理0にアクティ
ブになる。ユーザデータモードにおいては、ユーザデー
タ信号30が論理Oにアクティブになる。このようなモ
ードすなわち、大きく分けてスーパーバイザモードでC
PU2が動作しているか、ユーザモードでCPUが動作
しているかによってMMUIのテーブル書き込み制御が
実行される。すなわち、MMUIのテーブル書き換えは
ユーザモードにおいては実行せず、必ずスーパーバイザ
モードで行われることを利用する。例えば、ユーザモー
ドでCPU2が動作し、主記憶装置50をアクセスする
場合にCPU2から出力される論理アドレス6は物理ア
ドレス13にMMU 1を介して変換される。そして、
今、アクセスしようとするページが主記憶上にない場合
、すでにアクセスしてしまったページで、以後アクセス
する可能性の最も低いページをディスク装置(図示せず
)に入れ、今アクセスしようとするページをディスク装
置から主記憶上にもってくるスワップ動作を実行するこ
となるが。
この場合、アドレス変換機構内にディスク装置から主記
憶上に格納したページに関する情報を入れることになる
。すなわち、その情報は、データバス9から双方向バッ
ファ5を介してバス13より入力され、アドレス6によ
って指定されるテーブルのエントリとして書き込まれる
ことになる。この書き込み動作は自動的に行うもので、
ユーザは意識することなく、O8すなわち、スーパーバ
イザモードで実行することになる。従ってMMUIのデ
ータの書き換えは必ずスーパーバイザモードで実行され
ることになる。
憶上に格納したページに関する情報を入れることになる
。すなわち、その情報は、データバス9から双方向バッ
ファ5を介してバス13より入力され、アドレス6によ
って指定されるテーブルのエントリとして書き込まれる
ことになる。この書き込み動作は自動的に行うもので、
ユーザは意識することなく、O8すなわち、スーパーバ
イザモードで実行することになる。従ってMMUIのデ
ータの書き換えは必ずスーパーバイザモードで実行され
ることになる。
このように、MMUのリードライトはスーパーバイザモ
ードでしか許可されないことを利用し。
ードでしか許可されないことを利用し。
本発明は、MMUリードライト制御フリップフロップ4
をスーパーバイザモードにおいてのみ、オン、オフの制
御が実行されるようにし、更にCPUの動作中のモード
が、ファンクションコード7に反映されていることを利
用して、スーパーバイザモードにおいて、特別な命令で
O8によってユーザデータ信号30を強制的に論理0に
することによってMMUIの書き換えを実行するように
している。すなわち、フリップフロップ4はDタイプの
フリップフロップであり、D入力端子はCPU2から出
力されるデータバス9上の1ビットを用いて入力してい
る。前記り入力をセットするかどうかのクロック信号は
アンド回路33からの出力であって、前記アンド回路3
3の入力は、CPU2から与えられるアドレスバスの1
ビット、及びファンクションデコーダ3の出力であるス
ーパーバイザデータ信号31の反転入力である。従って
、スーパーバイザモードにおいて、特殊な命令を実行す
ることによってソフト的にファンクションコード7から
スーパーバイザデータモード信号を出力し、ファンクシ
ョンデコーダ3の出力であるスーパーバイザデータ信号
31を論理0にアクティブにし、CPU2から出力され
るアドレス6の出力ビットのうち、アンド回′@330
1入力端子に入力しているアドレスピント線を論理1に
し。
をスーパーバイザモードにおいてのみ、オン、オフの制
御が実行されるようにし、更にCPUの動作中のモード
が、ファンクションコード7に反映されていることを利
用して、スーパーバイザモードにおいて、特別な命令で
O8によってユーザデータ信号30を強制的に論理0に
することによってMMUIの書き換えを実行するように
している。すなわち、フリップフロップ4はDタイプの
フリップフロップであり、D入力端子はCPU2から出
力されるデータバス9上の1ビットを用いて入力してい
る。前記り入力をセットするかどうかのクロック信号は
アンド回路33からの出力であって、前記アンド回路3
3の入力は、CPU2から与えられるアドレスバスの1
ビット、及びファンクションデコーダ3の出力であるス
ーパーバイザデータ信号31の反転入力である。従って
、スーパーバイザモードにおいて、特殊な命令を実行す
ることによってソフト的にファンクションコード7から
スーパーバイザデータモード信号を出力し、ファンクシ
ョンデコーダ3の出力であるスーパーバイザデータ信号
31を論理0にアクティブにし、CPU2から出力され
るアドレス6の出力ビットのうち、アンド回′@330
1入力端子に入力しているアドレスピント線を論理1に
し。
更にCPU2から出力されるデータバスの1ビット、す
なわち、フリップフロップD入力端子に入力するビット
を1にすることによって、MMUリードライト制御用フ
リ7プフロツプ4を1にセットすることができる。フリ
ップフロップ4が1にセットされると、その反転出力で
ある万出力端子はOにアクティブされる。フリップフロ
ップ4のQ出力信号32は、アンド回路40.及び41
の1人力になっている。このようにスーパーバイザモー
ドにおいて、論理0に保持されたフリップフロップ4の
石出力状態において、CPU2がスーパーバイザモード
でありながら、ユーザデータをアクセスすることが出来
る特殊命令を用いてファンクションコードバス7にユー
ザデータモードの信号を出力し、ファンクションデコー
ダ3のユーザデータ信号30を論理Oにアクティブにさ
せることが可能となる。ユーザデータ信号30が論理0
になると9この信号は前記アンド回路40及び410入
力となっているために、アンド回路41はユーザデータ
信号30及びフリップフロツブ出力信号τである出力線
32の論理がともに論理0で入力され、入力側において
反転され、その出力は論理0になり、双方向バッファ5
をイネーブル状態にする。更にCPU2からはリードラ
イト信号42が出力されており、この信号は前記アンド
回路40.及び前記双方向バッファ5のデータ方向切り
換え端子に入力されている。従って、この信号が論理O
1即ち、書き込みモードである場合には、アンド回路4
0の反転入力に論理Oとして入力されるので、アンド回
路40の出力は、3つの反転入力端子が共に論理0が入
力されて論理0となり、MMUIの書き込み制御信号1
00を論理0にアクティブする。すなわち、MMUは書
き込みモードとなる。このように、CPU2がスーパー
バイザモードでフリップフロップ4の出力を論理0にし
、スーパーバイザモードでユーザデータを指定すること
により、ユーザデータ信号30を論理0にし、リードラ
イト制御信号42をライトモードにすることによって、
MMUIはライトモードとなる。このライトモードにお
いて、 CPU2から与えられるアドレス6に指定さ
れるテーブルエントリ内部に書き込み用データがバス1
3を介して書き込まれることになる。この場合、書き込
みデータは、双方向バッファ5を介して転送されるが、
前述したようにアンド回路41の反転入力端子には、ユ
ーザデータ信号30の論理O及びフリップフロップQ出
力信号32の論理0が入力されているので、アンド回路
41の出力は論理0にアクティブにされることにより双
方向バッファ5はイネーブル状態となる。このため、デ
ータバス9の情報を出力バス50に伝達することができ
る。すなわち、データバス9側からデータバス50側へ
の転送方向を制御するのは、前記CPU2から出力され
るリードライト制御信号42であり、この信号は論理O
となっていることによる。
なわち、フリップフロップD入力端子に入力するビット
を1にすることによって、MMUリードライト制御用フ
リ7プフロツプ4を1にセットすることができる。フリ
ップフロップ4が1にセットされると、その反転出力で
ある万出力端子はOにアクティブされる。フリップフロ
ップ4のQ出力信号32は、アンド回路40.及び41
の1人力になっている。このようにスーパーバイザモー
ドにおいて、論理0に保持されたフリップフロップ4の
石出力状態において、CPU2がスーパーバイザモード
でありながら、ユーザデータをアクセスすることが出来
る特殊命令を用いてファンクションコードバス7にユー
ザデータモードの信号を出力し、ファンクションデコー
ダ3のユーザデータ信号30を論理Oにアクティブにさ
せることが可能となる。ユーザデータ信号30が論理0
になると9この信号は前記アンド回路40及び410入
力となっているために、アンド回路41はユーザデータ
信号30及びフリップフロツブ出力信号τである出力線
32の論理がともに論理0で入力され、入力側において
反転され、その出力は論理0になり、双方向バッファ5
をイネーブル状態にする。更にCPU2からはリードラ
イト信号42が出力されており、この信号は前記アンド
回路40.及び前記双方向バッファ5のデータ方向切り
換え端子に入力されている。従って、この信号が論理O
1即ち、書き込みモードである場合には、アンド回路4
0の反転入力に論理Oとして入力されるので、アンド回
路40の出力は、3つの反転入力端子が共に論理0が入
力されて論理0となり、MMUIの書き込み制御信号1
00を論理0にアクティブする。すなわち、MMUは書
き込みモードとなる。このように、CPU2がスーパー
バイザモードでフリップフロップ4の出力を論理0にし
、スーパーバイザモードでユーザデータを指定すること
により、ユーザデータ信号30を論理0にし、リードラ
イト制御信号42をライトモードにすることによって、
MMUIはライトモードとなる。このライトモードにお
いて、 CPU2から与えられるアドレス6に指定さ
れるテーブルエントリ内部に書き込み用データがバス1
3を介して書き込まれることになる。この場合、書き込
みデータは、双方向バッファ5を介して転送されるが、
前述したようにアンド回路41の反転入力端子には、ユ
ーザデータ信号30の論理O及びフリップフロップQ出
力信号32の論理0が入力されているので、アンド回路
41の出力は論理0にアクティブにされることにより双
方向バッファ5はイネーブル状態となる。このため、デ
ータバス9の情報を出力バス50に伝達することができ
る。すなわち、データバス9側からデータバス50側へ
の転送方向を制御するのは、前記CPU2から出力され
るリードライト制御信号42であり、この信号は論理O
となっていることによる。
尚、MMUIのデータ書き換え時においては、データバ
ス9のデータが主記憶装置50に書き込まれないように
、双方向バッファ5がイネーブル状態のときには主記憶
装置50をディスイネーブルする必要がある。そのため
、ユーザデータ信号30およびフリップフロップ40石
出力信号32が共に論理Oのときにはアンド回路43の
出力を論理1にし、主記憶装置50のチップセレクト端
子(C3)を論理1にしている。
ス9のデータが主記憶装置50に書き込まれないように
、双方向バッファ5がイネーブル状態のときには主記憶
装置50をディスイネーブルする必要がある。そのため
、ユーザデータ信号30およびフリップフロップ40石
出力信号32が共に論理Oのときにはアンド回路43の
出力を論理1にし、主記憶装置50のチップセレクト端
子(C3)を論理1にしている。
以上述べたようにMMUIはスーパーバイザモードであ
るときのみ、データを書き換えることができる。
るときのみ、データを書き換えることができる。
以上述べられた動作を主記憶上のアドレス空間で考える
と、MMUのRAMテーブルに対するアドレス空間は、
アドレスバス6で指定されるユーザ領域のアドレス空間
を利用している。この時。
と、MMUのRAMテーブルに対するアドレス空間は、
アドレスバス6で指定されるユーザ領域のアドレス空間
を利用している。この時。
もし1以上述べたようなスーパーバイザモードにおいて
、ユーザデータをアクセスすることをしなければ、双方
向バッファ5がディスイネーブル状態であるから、デー
タバス9上のデータが主記憶装置50内の論理アドレス
6によって指定されるユーザ領域に書き込まれるという
動作が実行されてしまうことになる。しかし2本発明で
は、CPU2から出力されるデータバス9上のデータを
主記憶装置上に転送することなく、双方向バッファ5を
イネーブル状態にすることによって、データバス50に
転送し、物理アドレス13を介してMMUIに書き込む
ようにしている。このようにすれば、MMUのRAMア
ドレス空間が、主記憶上のユーザ領域の空間と平行して
存在し、アドレス空間上では1重なる領域となっていて
も、スーパーバイザモードでユーザデータを使用する特
殊命令を用いることによってデータバス9上のデータを
主記憶に書き込むのではなく、MMUIのRAMに書き
込むことができる。すなわち、CPUIから出力される
ファンクションコード7の制御とMMUリードライト制
御用フリップフロップ4の状態でMMUIのアクセスを
実行するかしないかを判断して、ユーザ領域のアドレス
空間の競合性を解決している。
、ユーザデータをアクセスすることをしなければ、双方
向バッファ5がディスイネーブル状態であるから、デー
タバス9上のデータが主記憶装置50内の論理アドレス
6によって指定されるユーザ領域に書き込まれるという
動作が実行されてしまうことになる。しかし2本発明で
は、CPU2から出力されるデータバス9上のデータを
主記憶装置上に転送することなく、双方向バッファ5を
イネーブル状態にすることによって、データバス50に
転送し、物理アドレス13を介してMMUIに書き込む
ようにしている。このようにすれば、MMUのRAMア
ドレス空間が、主記憶上のユーザ領域の空間と平行して
存在し、アドレス空間上では1重なる領域となっていて
も、スーパーバイザモードでユーザデータを使用する特
殊命令を用いることによってデータバス9上のデータを
主記憶に書き込むのではなく、MMUIのRAMに書き
込むことができる。すなわち、CPUIから出力される
ファンクションコード7の制御とMMUリードライト制
御用フリップフロップ4の状態でMMUIのアクセスを
実行するかしないかを判断して、ユーザ領域のアドレス
空間の競合性を解決している。
第1図(alに示される本発明のMMUの書き換え方式
に従うシステムのMMUIのリードライト動作のフロー
チャートを第1図(b)に示す。フローがスタートする
と、MMUIの書き換え動作においてはCPU2はスー
パーバイザモードで動作する。
に従うシステムのMMUIのリードライト動作のフロー
チャートを第1図(b)に示す。フローがスタートする
と、MMUIの書き換え動作においてはCPU2はスー
パーバイザモードで動作する。
これはMMU2のリードライトはスーパーバイザモード
でしか、許可されないことを意味している。
でしか、許可されないことを意味している。
MMUリードライト制御用フリップフロップ4をスーパ
ーバイザデータモードでアクセスし、フリップフロップ
4の百出力であるM M U IJ−ドライドイネーブ
ル信号32を論理0にする。次にファンクションコード
7よりユーザデータを示す情報が出力できるようにCP
U2の内部レジスタに特殊命令を使ってセットする。こ
のようにすることによってユーザデータ信号30が論理
Oになり。
ーバイザデータモードでアクセスし、フリップフロップ
4の百出力であるM M U IJ−ドライドイネーブ
ル信号32を論理0にする。次にファンクションコード
7よりユーザデータを示す情報が出力できるようにCP
U2の内部レジスタに特殊命令を使ってセットする。こ
のようにすることによってユーザデータ信号30が論理
Oになり。
CPU2によりファンクションコード7がユーザデータ
でMMUlをアクセスするようにする。本発明では9通
常CPU2は、動作中のモードがファンクションコード
バス7に反映するが、スーパーバイザモードにおいては
、特別な命令によりファンクションコードバス7の出力
状態を自由に変えることができることを利用している。
でMMUlをアクセスするようにする。本発明では9通
常CPU2は、動作中のモードがファンクションコード
バス7に反映するが、スーパーバイザモードにおいては
、特別な命令によりファンクションコードバス7の出力
状態を自由に変えることができることを利用している。
次にフロー6において示すように、ユーザデータ信号3
0とMMUリードライト制御用イネーブル信号32の論
理Oによって双方向バッファ5がイネーブル状態となる
。そして、ライト信号42が論理Oになることにより、
双方向バッファ5の方向をMMUlに対して書き込みモ
ードになるように決定する。フロー8において示すよう
に、ライト時はMMUIのライトパルスが発生し、書き
込みが起る。
0とMMUリードライト制御用イネーブル信号32の論
理Oによって双方向バッファ5がイネーブル状態となる
。そして、ライト信号42が論理Oになることにより、
双方向バッファ5の方向をMMUlに対して書き込みモ
ードになるように決定する。フロー8において示すよう
に、ライト時はMMUIのライトパルスが発生し、書き
込みが起る。
そしてMMUのリード時には、MMUIの内容は。
データバス9に出力され、CPU2がロード出来ること
になる。
になる。
(発明の効果〕
本発明はこのように、MMUのリードライト用のRAM
テーブルに対するアドレス空間をユーザ領域のアドレス
空間と重ね、MMUはスーパーバイザモードでしか動作
しないことを利用し、スーパーバイザモードにおいて、
特別な命令を実行し。
テーブルに対するアドレス空間をユーザ領域のアドレス
空間と重ね、MMUはスーパーバイザモードでしか動作
しないことを利用し、スーパーバイザモードにおいて、
特別な命令を実行し。
スーパーバイザモードでユーザデータを利用する制御を
実行することによって、CPUからのデータを主記憶装
置のユーザ領域ではなく、MMUの前記RAMに転送す
るようにして同じユーザ領域に対しても、競合がおきな
いように出来るという効果がある。
実行することによって、CPUからのデータを主記憶装
置のユーザ領域ではなく、MMUの前記RAMに転送す
るようにして同じユーザ領域に対しても、競合がおきな
いように出来るという効果がある。
従って1本発明は、MMUに対するアドレス空間を主記
憶上のアドレス空間の一部として利用せずに、MMUの
書き換えが可能となり、逆にユーザが利用できる論理空
間に制約がなくなり、広いの論理アドレス空間がユーザ
に対して提供できるという効果がある。
憶上のアドレス空間の一部として利用せずに、MMUの
書き換えが可能となり、逆にユーザが利用できる論理空
間に制約がなくなり、広いの論理アドレス空間がユーザ
に対して提供できるという効果がある。
第1図(alは本発明のメモリ管理装置書き換え方式に
従うシステムの構成ブロック図。 第1図(blは本発明のメモリ管理装置書き換え方式に
従うフローチャート。 第2図(alは従来のメモリ管理装置書き換え方式に従
うシステムの構成ブロック図。 第2図(b)は従来の方式によるMPUのテーブルのア
ドレス空間と、ユーザ領域のアドレス空間との関係を示
すアドレス空間図である。 1・・・MMU。 2・・・cpu。 3・・・ファンクションデコータ。 4・・・MPUリードライト制御用フリップフロフプ。 5.1212 ・・・双方向バッファ。 6.11 ・・・8余理アドレスバス。 7・・・ファンクションコード信号。 42・・・書き込み制御信号。 9.20 ・・・データバス。 30・・・ユーザデータ信号。 31・・・スーパーバイザデータ信号。 32・・・フリップフロ7プ4の石臼力信号。 (MMUリードライトイネーブル信号)10.13 ・・・物理アドレスバス。 3.120 ・・・デコーダ。 特許出願人 カシオ計算機株式会社<MLJ R
EA17WRiTE Th4リミ】〉第2図(a)
従うシステムの構成ブロック図。 第1図(blは本発明のメモリ管理装置書き換え方式に
従うフローチャート。 第2図(alは従来のメモリ管理装置書き換え方式に従
うシステムの構成ブロック図。 第2図(b)は従来の方式によるMPUのテーブルのア
ドレス空間と、ユーザ領域のアドレス空間との関係を示
すアドレス空間図である。 1・・・MMU。 2・・・cpu。 3・・・ファンクションデコータ。 4・・・MPUリードライト制御用フリップフロフプ。 5.1212 ・・・双方向バッファ。 6.11 ・・・8余理アドレスバス。 7・・・ファンクションコード信号。 42・・・書き込み制御信号。 9.20 ・・・データバス。 30・・・ユーザデータ信号。 31・・・スーパーバイザデータ信号。 32・・・フリップフロ7プ4の石臼力信号。 (MMUリードライトイネーブル信号)10.13 ・・・物理アドレスバス。 3.120 ・・・デコーダ。 特許出願人 カシオ計算機株式会社<MLJ R
EA17WRiTE Th4リミ】〉第2図(a)
Claims (1)
- 【特許請求の範囲】 1)中央演算装置(2)より与えられる論理アドレスを
物理アドレスに少なくとも変換する機構を含み読み書き
可能なテーブルを有するメモリ管理ユニット(1)のデ
ータの書き換え方式において、ユーザのデータアドレス
空間に前記メモリ管理ユニットのデータアドレス空間と
を束ねて同一アドレスとして、スーパーバイザモードに
おいてのみ、前記メモリ管理ユニットのデータアドレス
空間を指定できるようにしたことを特徴とするメモリ管
理ユニット書き換え方式。 2)中央演算装置がユーザモードとスーパーバイザモー
ドにおいてユーザのデータアドレス空間をアクセスし、
スーパーバイザモードの一部においてメモリ管理ユニッ
トをアクセスすることに切換わるスイッチ手段を有する
ことを特徴とする特許請求の範囲第1項記載のメモリ管
理ユニット書き換え方式。 3)中央演算装置(2)より与えられる論理アドレスを
物理アドレスに少なくとも変換する機構を含み読み書き
可能なテーブルを有するメモリ管理ユニット(1)と、
前記中央演算装置(2)がスーパーバイザモードで動作
しているときに前記中央演算装置(2)からの論理をセ
ットすることを可能とするフリップフロップ(4)と、
前記中央演算装置(2)がスーパーバイザモードで動作
しているときユーザのアドレス空間をアクセスした場合
にユーザデータ信号(30)を、活性化する制御手段(
3)と、前記ユーザデータ信号(30)と前記フリップ
フロップ(4)の出力信号(32)を活性化することに
よって前記メモリ管理ユニット(1)の前記テーブルの
読み書きをイネーブル状態にし前記中央演算装置に接続
されるデータバスと前記メモリ管理ユニットの入出力デ
ータバスとを接続する制御手段(5)とを有し、前記中
央演算装置(2)がスーパーバイザモードでユーザのデ
ータアドレス空間をアクセスした場合に、前記メモリ管
理ユニットのデータの書き換えを可能とすることを特徴
とするメモリ管理ユニット書き換え方式。 4)前記フリップフロップ(4)のD入力端子は前記中
央演算装置(2)に接続されるデータバスの1ビットに
接続され、前記D入力からのセット状態は、前記中央演
算装置(2)がスーパーバイザモードで前記ユーザのデ
ータアドレス空間にデータの書き込みを行うときに、セ
ットすることを特徴とする特許請求の範囲第3項記載の
メモリ管理装置書き換え方式。 5)前記フリップフロップ(4)のセット用クロックを
制御するスーパーバイザデータ信号(31)及び前記ユ
ーザデータ信号(30)は前記中央演算装置(2)から
出力されるファンクションコード(7)をデコードする
ことによって得られることを特徴とする特許請求の範囲
第3項記載のメモリ管理ユニット書き換え方式。 6)前記メモリ管理ユニット(1)の書き込み制御信号
(100)は、前記ユーザデータ信号(30)と前記フ
リップフロップ(4)の出力信号(32)、及び前記中
央演算装置(2)から出力される書き込み制御用信号(
42)から形成されることを特徴とする特許請求の範囲
第3項記載のメモリ管理装置の書き換え方式。 7)前記メモリ管理ユニット(1)の物理アドレスバス
及び前記中央演算装置(2)に接続しているデータバス
は双方向バッファ(5)に接続され、前記双方向バッフ
ァ(5)のイネーブル信号は、前記ユーザデータ信号(
30)及び前記フリップフロップ(4)の出力結果(3
2)から形成され、方向の制御は前記中央演算装置(2
)の前記書き込み制御信号(42)を用いることを特徴
とする特許請求の範囲第3項記載のメモリ管理ユニット
の書き換え方式。 8)前記ユーザのアドレス空間は、メインメモリ上にあ
ることを特徴とする特許請求の範囲第3項記載のメモリ
管理ユニット書き換え方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60203792A JPS6265149A (ja) | 1985-09-14 | 1985-09-14 | メモリ管理ユニツト書き換え方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60203792A JPS6265149A (ja) | 1985-09-14 | 1985-09-14 | メモリ管理ユニツト書き換え方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6265149A true JPS6265149A (ja) | 1987-03-24 |
Family
ID=16479825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60203792A Pending JPS6265149A (ja) | 1985-09-14 | 1985-09-14 | メモリ管理ユニツト書き換え方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6265149A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
-
1985
- 1985-09-14 JP JP60203792A patent/JPS6265149A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
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