JPS6262695A - デ−タ信号伝送方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する技術分野 クロック制御され、方向に依存して動作するリング回線
網を介して互いに接続された制御装置間でデータ信号を
伝送する方法であって、前記制御装置は例えばデータ交
換システムの制御装置により構成されており、リング回
線網を介して制御ｇ置から制御装置へと送信可能信号が
伝送され、該送信可能信号はこれら制御装置を各々送信
可能状態に制御し、前記送信可能信号の転送の前に、各
制御装置から、この制御装置の送信すべきデータ信号が
、所望の伝送先の制御装置を示す受信機アドレスといっ
しょにリング回線網に送出され、その際、データ信号と
いっしょに伝送された受信機アドレスによって示された
制御装置によって、このデータ信号が次の処理のために
受信され且つリング回線網を介じて転送すべき受領信号
が送出され、該受領信号は、当該データ信号を送出した
、受領受信状態にある制御装置に対して設けられている
、データ信号伝送方法およびこの方法を実施する装置に
関する。

従来技術 上記形式の方法は既に公知である（ドイツ連邦共和国特
許出願公開第３１３６５８６号公報）。この公知の方法
では、データ信号を送出した制御装置は、受信機として
選ばれた制御装置がデータ信号を受取ると発生する受領
信号を受信するまで、上記受領受信状態に保持される。

受領信号が現われないことがあり、これはリング回線網
の動作が誤っているかまたは受領信号に含まれる情報が
所々誤っていることにより、その結果、先にデータ信号
を送信した制御装置が受領受信状態に留まっている。こ
れによりこの制御装置はデータ信号を更に送信するのを
阻止される。このような事態を取除くために、制御装置
の受領受信状態を時間的に区切ることが可能である。し
かしそのためには制御装置に特別な監視回路を設ける必
要がある。

発明が解決しようとする問題点 本発明の課題は、冒頭に述べた形式の方法および装置に
おいて、制御装置の受領受信状態を僅かな制御コストで
時間的に監視することができるようにすることにある。

問題点を解決するための手段 この課題は、冒頭に述べた形式の方法において、１つの
制御装置がデータ信号の送信後に受領信号状態になって
いる時間間隔の最大値が、当該制御ｇ置で新たに送信可
能信号が到来する時点によって決められ、当該制御装置
に対して送られる受領信号が前記最大時間間隔内で生ず
ると、当該制御装置が、データ信号を新たに送出できる
状態になり、当該制御装置に対して送られる受領信号が
到来する前に前記最大時間間隔が経過した場合、この制
御装置がエラー通報状態および／またはエラー処理状態
に移行するようにすることによって解決される。

本発明の方法を実施するための装置は、本発明によれば
次のようにして構成することができる。

即ち、クロック制御され方向に依存して動作するリング
回線網を介して互いに接続された制御装置が設けられて
おり、該制御装置は各々送信装置として送信可能信号の
受信後に場合により伝送すべきデータ信号をリング回線
網に送出し、且つこの制御装置は各々受信装置として、
リング回１ｍを介して伝送される当該制御装面用に定め
られたデータ信号を受信し、且つその送信装置に対する
このデータ信号に対応する受領信号を、リング回線網に
送出する、データ信号伝送装置において、制御装置の各
々が送信経過制御装置を備えており、該送信経過制御装
置は、所属の制御装置をデータ信号の送信後に先ず受領
受信状態に移行させ、次にこの状態から、送信可能信号
が、来るべき受領信号の到来前に新たに到来すると、エ
ラー通報状態および／またはエラー処理状態に移行させ
、さらに、制御装置の各々に受領信号受信機が設けられ
ており、該受領信号受信機は受領信号が到来すると、受
領確認信号を所属の送信経過制御装置に送出し、この送
信経過制御装置が上記受領確認信号に基づいて、所属の
、受領受信状態にある制御装置を、データ信号の新たな
送出が可能な状態に移行させる構成とする。

個々の制御装置における制御コストは殊に次のようにす
ると僅かに抑えることができる。即ち、送信経過制御装
置が多数の割込み制御入力側を備えたマイクロプロセッ
サＶｉ　Ｗを有しており、前記割込み制御入力側のうち
の第１の割込み制御入力側に送信可能信号の受信装置が
接続されており、該装置は送信可能信号が発生すると、
送信可能信号に相応する制御信号を該当の割込み制御入
力側に送出し、さらに別の割込み制御入力側には前記受
領信号受信機が受領確認１８号の送出のために接続され
ているようにする受領信号受信機は次のようにすれば比
較的価かな回路技術上のコストで実現することができる
。即ち受領信号受信機としてデコーダと、前記マイクロ
プロセサ装置に接続されたレジスタとが設けられており
、該レジスタは、各制御装置用に定められた受領信号の
発生時に、この受領信号をマイクロプロセッサ装置によ
る評価のために受取り、且つこれを受取ると、制御出力
側に受領確認信号を送出するようにする。

実施例 次に本発明の実施例を図面に基き詳細に説明する。

第１図には多数の交換ユニノ）　ＳＵＯ〜Ｓｕｎを備え
たデータ交換システムが示されている。これらの交換ユ
ニットは負荷分配原理に従ってデータ信号の伝送にとっ
て必要な交換動作を行う。交換ユニットはこのために共
通の１つのリング回線網に接続されている。そのような
リング回線網は唯一の閉じたリング回線系から構成する
ことができる。しかしまたリング回ｖＡ網を例えば第１
図に示すように２つの並列に延在する、互いに独立なリ
ング回線系ＲＩＮＧ　ＯおよびｌｌｌＮＧ１から構成し
てもよい。このような冗長度を与えることによって、例
えば１つのリング回線系の故障の際に他方のリング回線
系でデータ信号を伝送することができるようになる。

上記の交換ユニソｌ−５ｌｌｏ〜５ＬＩｎ　の両リング
回線系への接続は、各リング回線系固有のインターフェ
ース回路ＲＡを介して行なわれる。インターフェース回
路については後に詳細に説明する上記のリング回線系Ｒ
ＩＮＧ　ＯおよびＲＩＮＧ　１にはその他に多数の線路
終端ユニットＴＵｏ〜ＴＵｋが、やはり各々固有のイン
ターフェース回路ＲＡを介して接続されている。

この線路終端ユニットは所属のインターフェース回路と
共に、交換ユニットと線路終端ユニットに接続されてい
る加入者装置に接続された伝送線路との間のデータ信号
伝送に用いられる。伝送線路は線路終端ユニ７）に接続
されている。線路終端ユニットは各々そのような伝送線
路の接続のために多数の線路端子ＬＴｏ〜ＬＴｍを備え
ている。

上記の交換ユニットないし線路終端ユニットと所属のイ
ンターフェースとから構成された回路単位は以下制御装
置とも称する。リング回線網が単に１つのリング回線系
から成るとき、１つの制′４Ｂ装置には単に１つのイン
ターフェース回路しか設けられない。

第１図に示された交換システム内、即ち交換ユニットと
線路終端ユニットとの間でデータ信号がデータ信号ブロ
ックの形で伝送され、データ信号ブロックは各々データ
信号として、接続形成の過程ではシダナリング情報を有
し、接続が形成されると、当該加入者装置間で伝送すべ
き通信信号を有する。その際、伝送すべきデータ信号ブ
ロックは本来の各々多数のビット例えば８ビツトから成
るデータ信号の他に、少なくとも１つの、受信機として
選出した制御装置を表わす受信機アドレスと、データ信
号ブロックの始めと終りを示す開始識別信号および終了
識別信号と、その都度の送信機としての制御装置を表わ
す送信アドレスと、予め用意された受領信号とを含んで
いる。このように構成されたデータ信号ブロックはこの
制御装置が、１つの制御装置から別の制御装置へと伝送
されてこの制御装置をその都度送信状態に制御する送信
可能信号を受けとったときのみリング回線系の１つに送
出することができる。

第２図には制御装置の詳細が示されている。

」二連のように、この制御’Ａ　’ＩＩは交換ユニット
または線路￥！：　端ユニノ１−のいずれか（第２図に
はＳＩＪ／ＴＯで示す）とリング回線系の数に相応する
数のインターフェース回路とから成る。その際第２図に
はこれらのインターフェース回路ＲＡのうちの１つを示
す。これは、交換ユニットないし線路終端ユニットに接
続されたインターフェース回路はいずれも同じ内部構造
を有するからである。

第２図にＳＯ／ＴＵで示された、部分的に切欠いて示し
たユニット（交換ユニットまたは線路終端ユニット）は
、送信ならびに受信過程を制御するマイクロプロセッサ
装置を有する。このマイクロプロセッサ装置のうち、マ
イクロプロセッサＭＰとこのマイクロプロセッサにバス
システムを介して接続された、固定値メモリ　（プログ
ラムメモリ）と書込み／続出しメモリとを含む記憶装置
ＭＥ−とが示されている。その際バスシステムはデータ
バスＤＢと、アドレスバスＡＢと制御バスＳＢとから成
る。データバスならびにＷＲおよびＳＡで示された制御
バスの線路を介してインターフェース回路ＲＡがマイク
ロプロセッサＭＰと接続されている。さらにインターフ
ェース回路の２つの制御線路がマイクロプロセッサＭＰ
の割込み入力側ＩＮＴｎ−１および、ＩＮＴｎに接続さ
れている。

インターフェース回路ＲＡは２つの回路部分、即ちデー
タ信号ブロックを所属のリング回線系に送出するための
送信部と、データ信号プロ、。

りを所属のリング回線系に引渡すための受信部とに分割
されている。次に、先ず受信部につき説明する。所属の
リング回線系へのインターフェースには、受信レジスタ
Ｒｅｇ　１　が設けられており、この受信レジスタに並
列形に、リング回線系を介して伝送された信号が、クロ
ックパルスＴを発生する図示していないクロック発生Ｗ
ｉの制御のもとに供給される。クロックパルス列はその
他にリング回線系上の伝送速度を調整させる。リング回
線系を介して伝送される信号としては、各々予め定めら
れた数のデータ信号と、ＳＢＥで示す特別な線路上を伝
送される送信可能信号が取扱われる。この送信可能信号
はその際所定の、一定時間長の間発生する２逓信号の一
方の状態によって形成することができる。

入力レジスタＲｅｇ　ｌ　の出力側では、そのデータ信
号を送出する出力側が一方では受信バッファ装置ＥＰと
接続され、他方セは受領信号受信機に接続されている。

受領信号受信機はアドレスデコーダＤＥＣと受領レジス
タＲｅｇ　２　とから構成されている。その際画素子は
入力側が面述の入力レジスタＲｅｇ　１　の出力側に接
続されている。

アドレスデコーダの出力側は受領レジスタのクロンク入
力側に接続されている。この受領レジスタはやはりデー
タ信号出力側を存し、このデータ信号出力側が前述のデ
ータバスＤＢに接続されている。その他、受領レジスタ
Ｒｅｇ　２の制御線がマイクロプロセッサＭＰの割込み
入力側ＩＮＴｎ−１に接続されている。

上記の受信ハノフプ装置ＥＰは、後に詳細に説明するよ
うに、各制御’ｒＮ　Ｋに対して決められたデータ信号
ブロックの受信と別の、リング回線系に接続された制御
装置に対して決められたデータ信号ブロックの転送とに
用いられる。出力側ではこの受信バッファ装置が一方で
は既ＪホのデータバスＤＢに接続され、他方ではデータ
セレクタＤＷＩ　の第１の入力側に接続され、ならびに
線路系ＱＳを介してレジスタＲｅｇ　３の入力側に接続
されている。

インターフェース回路ＲＡの送信部は送信ハソファ装置
ＳＰを備えており、送信バッファ装置は既述のマイクロ
プロセッサ装置からデータバスＤＢ、制御バスＳＲの線
路ＷＲおよびＳ＾を介して信号の供給を受ける。さらに
送信ハソファ装置の入力側は、送信可能信号を導く人力
レジスタＲｅｇ１の出力側と、ＳＢＥ　’で示された線
路を介して接続されている。さらに送信バッファ装置Ｓ
Ｐには別の入力側にクロック信号Ｔが供給される。

送信ハソファ装置ｓｐのデータ信号出力側は線路系ＳＤ
を介して既述のデータセレクタＤＷＩ　の別の入力側に
接１涜されている。このデータセレクタはとりわけ、Ｓ
ＬＩ　で示された線路に生じる送信ハンファ装置からの
制御信号により制御される。このためにデータセレクタ
の制御入力側がＯＲゲートＧＯを介して線路孔１に接続
されているデータセレクタＤＷＩ　の前述の制御入力側
にはさらにレジスタＲｅｇ　３のデータ信号出力側が接
続されており、このレジスタの入力側には線路系ＱＳが
接続されている。このレジスタの制御出力側はＳＬ２で
示された線路とＯＲゲートＧｏとを介してデータセレク
タＤＷＩ　の制御入力側が接続されている。

データセレクタ［ｌＷｌ　の出力側は、所属のリング回
線系へのインターフェースに設けられた、クロックパル
スＴにより制御される出力レジスタＲｅｇ　４　のデー
タ信号入力側に接続されている。このレジスタの別の入
力側はＳＢ八へで示された線路を介して転送すべき送信
可能信号を導く送信ハソファ装置ＳＰの出力側に接続さ
れている。出力レジスタＲｅｇ　４　の出力側は所属の
リング回線系に接続されている。線路ＳＢＡ　’はマイ
クロプロセッサＭＰの割込み入力側ＩＮＴｎにも接続さ
れている。線路ＳＡ’を介して送信！λノファ装置は制
御バスＳＢに接続されている。

受信バッファ装置Ｅｌ’および受領レジスタＲｅｇ２に
関しては、これらが各々マイクロプロセッサＭＰからの
制御を受けるためにデータバスＤＢの他にアドレスバス
ＡＢと制御バスＳＢにも接続されている。ただし図には
第２図が複雑になるので示していない。

次に先ず第２図に示した回路部分のデータ信号伝送時の
共働関係について、受信バッファ装置ＥＰと送信バッフ
ァ装置ＳＰの構成について詳述する前に説明する。

先ず、第２図に示した制御装置からデータ信号を別の制
御装置に伝送するものと仮定する。

このために先ずマイクロプロセッサ装置が各々所定の故
のビットから成るデータ信号を、少なくとも１つのデー
タ信号ブロックにまとめる。

その際本来のデータ信号の前に、データ信号ブロックの
開始を示す開始識別信号および受信機として選定された
制御Ｗｌを表わす受信機アドレスが挿入される。このよ
うにしてまとめられたデータ信号ブロックは次に、線路
−Ｒを介して伝送される書込みパルスにより制御されて
、ワード毎に送信バッファ装置ＳＰに伝送される。その
際ワードとは所定数のビｙ’　ｉ・のことであり、所定
数のビットが並列信号の形で同時に送信バッファｇ　Ｚ
に伝送される。例えば１つのワードは１６ビノトから成
り、つすり１デーク（３号が８ピントのとき２つのデー
タ信号から成る。

データ信号ブロックのワード毎の伝送の後に、マイクロ
プロセッサ装置は線路ＳＡを介して送信要求信号を送信
バッファ装置ｓｐに送出する。

この送信要求信号は、入力レジスタＲｅｇ　１　と線路
ＳＢＥ　’とを介して送信バッファ装置に達する送信可
能信号が発生するまでは送信バッファ装置ｓｐにおいて
無視される。送信可能信号が発生すると、送信バッファ
装置にちょうど記憶されていたデータ信号ブロックがワ
ード毎に出力レジスタＲｅｇ　４を介して所属のリング
回線系に送出される。その際、データ信号ブロックにデ
ータブロックの終りを示す終了識別信号と、データ信号
ブロックを送出した制御装置を表わす送信機アドレスが
付加され、ならびに受信機のために予め用意された受領
信号が付加される。これに引続いて、送信バッファ装置
ＳＰが先に受信された送信可能信号を線路ＳＢＡ　’を
介して出力レジスタＲｅｇ　４　に転送し、この出力レ
ジスタがこの送信可能信号をリング回線系に送出する。

送信可能信号の送出後に、それがマイクロプロセッサＭ
Ｐに線路ＳＡ’上の信号により指示されると、該当制御
装置が先ず受領信号受信状態になり、この状ｆＢにおい
ては受信過程のみ展開することができ、マイクロプロセ
ッサの割込み入力側が開放される。

受領信号受信状態は通常受領信号の到来まで持続し、こ
の受領信号は直前に伝送されたデータ信号ブロックが受
信されると、受信機として指定された制御装置から送出
される。受領信号とは、既述の、データ信号ブロック内
で伝送される予め用意された受領信号であり、この信号
が受信機として指定された制御装置において変形される
。この変形により送信機に、伝送されたデータ信号ブロ
ックの受信に関する情報が供給される。例えば所定の方
法で変形された受領信号により、データ信号ブロックが
誤りなく伝送されたことが示される。

変形された受領信号にはらようと受信されているデータ
信号ブロックの送信段のアドレスとデータ信号ブロック
に所属の終了識別信号とが付加される。アドレスおよび
終了識別信号はその際受信されたデータ信号ブロックか
ら取出される。

受領信号の発生は既述の受領信号受信機を用いて監視さ
れる。この受領信号受信機に所属のアドレスデコーダＤ
ＥＣは、このために常に入力レジスタＲｅｇ　１（第２
図）の出力側に生ずる信号を、該当の制御装置を表わす
アドレスと決められた終了識別信号とから成る信号と比
較する。

その際アドレスデコーダが一致を検出すると、その出力
側に制御信号が送出される。この制御信号の発生に伴い
、アドレスおよび終了識別信号に連続して伝送される受
領信号が受領レジスタＲｅｇ　２　に転送される。

受領信号を受けとると、受％Ｍ　＋、ジスタは制御出力
側を介して受ａＪ　ＧＴｋ認信号をマイクロプロセッサ
ＭＰに送出する。このマイクロプロセッサはそれを受け
て目下受領レジスタに記憶されている受領信号を、引続
いて行われる評価のために受は取る。この評価過程中に
マイクロブロセ・２すは所属の制御装置を受領受信状態
から、新たなデータ信号ブロックの送出が可能な状態に
移行させる。受領信号の評価に依存して、伝送待ち状態
の、場合により別のデータ信号ブロックが伝送されるの
か、あるいは先ず（元通エラーが検出されたときのエラ
ー処理、例えば先に送出されたデータ信号ブロックを改
めて伝送する等のエラー処理を行うのかが決定される。

その他に、この状態では割込み入力側ＩＮＴｎが遮断さ
れている。

その他、制御装置においては送信可能信号の到来が常時
監視されており、詳しくは所属の送信バッファ装置ＳＰ
において、監視される。送信バッファ装置は送信可能信
号が生ずると制御信号をマイクロプロセッサ？ＩＰの割
込み入力側ＩＮＴｎに送出する。この制御信号の送出ま
では受領受信状態になっていた制御装置において、この
制御装置が待ち受けている受領信号が到来しないと、マ
イクロプロセッサＦＩＰが所属の制御装置をエラー１Ｊ
ＴＩ　ｆｉｌおよび／またはエラー処理状態に移行させ
る。この状態において場合によりエラー通報の他に、エ
ラー処理が行われる。このエラー処理は、例えば受領さ
れなかったデータ信号ブロックの伝送に係わるすべての
交換システムの装置、例えば関与している両制御装置お
よび伝送に用いられるリング回線系を段階的にチェック
することによって行われる。その際このチェックで例え
ば当該のリング回線系またはこのリング回線系に接続さ
れたインターフェース回路ＲＡがエラーなく動作してい
ないことがわかると、エラー処理として、データ信号ブ
ロックの伝送のために、これ迄使用されていなかったリ
ング回線系への切換が行われる。これに対し伝送に係わ
っている制御装置の中央部に故障があるとき、エラー処
理として当該制御′ｎ装置がデータ信号伝送にそれ以上
関与しないよう遮断される。

次に、データ信号ブロックの受信の際に制御装置におい
て行われる制御過程について説明する。上述のように、
データ信号ブロックの受信のために受信バッファ装置Ｅ
Ｐが設けられている。この受信バッファ装置ＢＰは、デ
ータ信号ブロックの開始を示す開始識別信号が生ずると
データ信号ブロックの始めに伝送された受信アドレスを
当該制御装置を示すアドレスと比較する。

互いに比較されたアドレスが一致すると、データ信号ブ
ロックに所属の信号がデータ信号ブロックの終りを示す
終了識別信号の発生するまで記憶装置に転送される。そ
こで先ずこれらの信号はユニットｓｕ／ＴＵ　（第２図
）のマイクロプロセッサ装置による転送までは保持され
る。この転送は例えば受信バッファ装置から終了識別信
号発生時に送出される制御信号に基づいて行なわれる。

制御信号はこのためにマイクロプロセッサに別の割込み
入力側、例えば入力側ｌＮＴｌを介して供給される。

データ信号ブロックの転送の前に、受信バッファ装ｆｉ
ＥＰにおいてその伝送がエラーなく行われたかどうかの
チェ’７りが、例えばパリティチェックの形で行われる
。その際、受信バッファ装置が、データ信号ブロック内
で伝送される、データ信号ブロックの送信機によって予
め用意される受領信号を、チェック結果に相応して変形
し、この変形受領信号を、ちょうど受信されたデータ信
号ブロックの送信機を表わすアドレスおよび終了識別信
号と共にレジスタＲｅｇ　　３に伝送する。終了識別信
号およびアドレスはその際受信されたデータ信号ブロッ
クから取出される。そのときレジスタＲｅｇ　３　は受
は取った信号をデータセレクタＤＷＩ　および出力レジ
スタＲｅｇ４を介してリング回線系に送出する。データ
セレクタＤＷＩ　はこのためにレジスタＲｅｇ　３によ
って線路ＳＬ２を介して相応に制御される。

これに対し、受信バッファ装置胛がデータ信号ブロック
の開始識別信号の発生時に互いに比較されたアドレスが
一敗しないことをル育Ｓ忍すると、このデータ信号ブロ
ックを受信バッファ装置が変形しないままでデータセレ
クタ０１＋１に転送する。このデータセレクタと後続の
出力レジスタＲｅｇ　４　とを介してデータ信号ブロッ
クが再びリング回線系ひいてはこのリング回線系に後続
された制御装置に到達する。

次に送信バッファ装置ＳＰと受信バッファ装置ＥＰの構
成について説明する。第３図には送信バッファＷ　Ｗ　
Ｓ　Ｐのブロック回路図が示されている。この送信バッ
ファ装置にはとりわけ、そのデータ信号入力側がデータ
バスＤＢに接続された先入れ先出しメモＩＪＰＩＰＯＬ
が所属している。このメモリは、既述のユニノ）　ＳＵ
／ＴＯのマイクロプロセッサによるデータ（３号ブロッ
クのワード毎の受信のため、およびこのデータ信号ブロ
ックを送信可能信号が発生ずるとリング回線系に転送す
るために用いられる。このために必要な書込み・読出し
過程は第５図に示されたバッファ；ｔｉｌ＋御装置ＰＳ
によって制御され、該バッファ制御装置は先入れ先出し
メモリに線路讐１？！、ＲＤ、ＦＥを介して接続されて
いる。線路−Ｒ１およびＲＤはその際それぞれ書込みパ
ルス、読出しパルスの伝送のために用いられる。線路Ｆ
Ｅを介して先入れ先出しメモリは、その空状態を指示す
る制御信号を送出する。

先入れ先出しメモリＦＩＦＯ１のデータ信号出力側はレ
ジスタＲｅｇ　５のデータ信号入力側に接続されている
。このレジスタは出力側が第２図にＳＤで示す線路系に
接続されており、またクロック入力側が既述の線路ＲＤ
を介してバッファ制御装置ＰＳに接続されており、さら
にレジスタＲｅｇ５のデータ信号出力側の開放のために
用いられる入力側が線路ＥＮＩを介してバッファ制御装
置ｐｓに接続されている。

さらに送信バッファ装置ＳＰは２つの別のレジスタＲｅ
ｇ　５およびレジスタｌ？ｅｇ　７を備えている。これ
らのレジスタはデータ信号出力側が各々既述の線路ＳＤ
に接続されている。このデータ信号出力側の開放のため
に、各レジスタはやはり１つの制御入力側を有しており
、該制御入力側は線路ＥＮ２　、ＥＮ３を介してバッフ
ァ制御装置ＰＳによって制御可能である。レジスタＲｅ
ｇ　６　はその際データ信号ブロック中で伝送すべき送
信機アドレスおよび終了識別信号の準備のために用いら
れる。

このレジスタＲｅｇ　６の入力側にはデータバスＤＢを
介してこれらの情報が供給される。送信機アドレスと終
了識別信号との転送は、書込みパルスを用いて行なわれ
、この書込みパルスはバッファ制御装置から送出される
。レジスタＲｅｇ７において既述の予め準備された受領
信号が記ｔつされる。

先入れ先出しメモＩＪＦＩＦＯＩにおける凹込み過程の
；ｉ；制御のために、バッファ；Ｉ＋＋Ｉ　ｔ’ａｎ装
置ＰＳがアドレス信号ＡＵと線路−Ｒとに接続されてお
り、これらを介してアドレス信号ないし書込みパルスが
伝送される。

先入れ先出しメモリおよびレジスタＲｅＢ５、ＲｅＢ　
６．Ｒｅ５７における読出し過程の制御のために、バッ
ファ制御装置ＰＳ麻一方ではクロックパルスの転送のた
め既に第２図に示した線路Ｔに接続されており、他方で
は線路１７Ｆに接続されている。この線路を介してバッ
ファ制御装置ＰＳは、第４図に詳しく図示した送信可能
信号の受信装置ＳＢＳから、先入れ先出しメモＩＪＦ［
ＦＯｌに記憶されたデータ信号ブロックの読出しのため
の開放信号を供給される。この受信装置Ｓ、ＢＳは第２
図に示された線路ＳＢＥ　’乳１．ＳＢＡ’に接続され
ている。さらにこの装置は線路ＳＡ’を介してフリップ
フロップ段ＦＦＩ　の出力側に接続されている。フリッ
プフロップ段はマイクロプロセッサＭＰから線路ＳＡを
介してクロック入力側に前記送信要求信号を供給される
。このフリップフロップ段のリセット入力側は線路Ｒ３
を介してバッファ制御装置ＰＳに接続されている。その
他に線路ＳＡ’は制御ハスＳＢに接続されている。

第３図に示された送信バッファ装置ＳＰにおいては次の
ような制御過程が行なわれる。データ信号ブロックの先
入れ先出しメモリＦＩＦＯ１へのワード毎の転送のため
にマイクロプロセッサＭＰによって書込みパルスが、先
入れ先出しメモリに記ｔαされたアドレス信号と結合し
てバッファ制御装置ＰＳに送出される。バッファ制御装
置ＰＳは先入れ先出しメモリに書込みパルスを転送する
。この占込みパルスを用いてワード毎に転送されたデー
タ信号ブロックは先ず先入れ先出しメモリに記憶さ°れ
る。このデータ信号ブロックの転送後に、マイクロプロ
セッサが線路ＳＡを介して送信要求信号を送出し、この
送信要求信号はフリップフロップ段ＦＦＩ　を作動状態
に移行させる。

このフリップフロップ段ＦＦＩ　の作動状態により、送
信可能信号の受信装置ＳＢＳは、伝送すべきデータ信号
ブロックの１つが生じたことを示す。次にこの装置が送
信可能信号を受は取ると、これに相応の信号をこの装置
がバッファ制御装置ｐｓに送出する。バッファ制御装置
はこれを受けて先入れ先出しメモリＦＩＦＯ１およびレ
ジスタＲｅｇ５　にクロックパルスＴのクロックパター
ンで生ずる読出しパルスを加える。さらにバッファ制御
装置はレジスタＲｅｇ　５のデータ信号出力側に対する
レリーズ信号を送出する。これに伴い、ちょうど先入れ
先出しメモリＦＩＦＯ１に記憶されているデータ信号ブ
ロックがワード毎に読出され、レジスタＲｅｇ　５　と
データセレクタＤ−１とを介してリング回線系に転送さ
れる。データセレクタはこのために装置ＳＢＳから相応
に制御される。

上記の読出しは、データ信号ブロックに所属の最後のデ
ータ信号が先入れ先出しメモリＦＩＦＯ１から読出され
て、このメモリが空状１１Ｅ、になったことを示す信号
が線路ＦＥを介してバッファ制御装置ＰＳに送出される
まで行なわれる。この信号は、バッファ制御装置がレジ
スタＲｅｇ　５のデータ信号出力側を遮断するよう作用
し、それから先ずレジスタＲｅｇ　　６のデータ信号出
力側が、次にレジスタＲｅｇ７のデータ信号出力側が各
々クロックパルスＴの間開数される。このようにして、
既に述べたように、ちょうど伝送されたデータ信号ブロ
ックに送信アドレスがブロック終了識別信号および予め
準備された受領信号と共に付加される。

受領信号の送出後に、バッファ制御装置ＰＳによってフ
リップフロップ段ＦＦＩが非作動状態にリセットされる
。このリセットは受信装置ＳＢＳに受信された送信可能
信号が線路ＳＢＡ　’を介してリング回線系に転送され
れように作用し、且つこの転送を指示する制御信号がマ
イクロプロセッサＭＰに線路ＳＡ’を介して送出される
ように作用する。

第４図には送信可能信号の受信のための装置ＳＢＳの構
造が示されている。この装置は所謂ＲＳフリップフロッ
プ段ＦＦ２を有し、このＲＳフリップフロップ段のセッ
ト入力側Ｓが、ＡＮＤゲートＧ１の否定出力側に接続さ
れている。このＡＮＤゲートＧｌは送信可能信号を供給
する線路ＳＢＥ　’に一方の入力側が接続されており、
ＡＮＤゲートＧ１の他方の入力側は線路ＳＡ’に接続さ
れている。

また線路ＳＡ’はＲＳＳフリップフロラ段ＦＦ２　のリ
セット入力側に接続されている６両線路はＡＮＤゲー）
Ｇ２の両入力側にも接続されており、ＡＮＤゲー）Ｇ２
の線路ＳＡ’に接続された入力側は、供給された入力信
号を反転させる。このＡＮＤゲートＧ２の出力側はＯＲ
ゲートＧ３の入力側に接続されており、このＯＲゲート
Ｇ３の別の入力側は単安定マルチパイプレークＭＶの出
力側に接続されている。単安定マルチバイブレークｌ′
Ｉｖはその入力側がＲＳフリップフロップ段ＦＰ２　の
出力側に接続されている。この出力側にはさらに線路Ｓ
ＬＩ　　とＲＦ（第３図）とが接続されている。

第４図に示された装置は、フリップフロップ段ＦＦＩ　
が非作動状態にあるとき、即ちマイクロプロセッサＭＰ
が送信要求信号を予め送出していないとき常に、線路Ｓ
ＢＥ　’に生ずる送信可能信号を直ちにＡＮＤ　ゲート
Ｇ２とＯＲゲートＧ３とを介して第２図に示されている
出力レジスタＲｅｇ　４　に転送する。これに対しフリ
ップフロップ段ＦＦＩが作動状態になると、ちょうど指
定されている伝送路が送信可能信号に対し遮断される。

送信可能信号の到来時にフリップフロップ段ＦＦ２が作
動状態に移行され、この状！虚において線路ＲＦに既述
の制御信号が先入れ先出しメモＩＪＦＩＦＯＩに記憶さ
れたデータ信号ブロックの読出しのために送出される。

さらにこの状態においては線路ＳＬＩ　を介して制御信
号がデータセレクタ［］Ｗ１（第２図）に送出される。

フリップフロップ段ＦＦＩ　（第３図）がデータ信号プ
ロ・７りの伝送後に非作動状態にリセットされると、フ
リップフロ・ノブ段［’Ｆ２　も非作動状態に変化する
。この変化の際、クリップフロップ段ＦＦ２に後置接続
された単安定マルチバイブレークＭＶが所定の長さの出
力信号を送出し、この出力信号がＯＲゲートＧ２を介し
て転送される。

第５図においてバッファ制御′装置ＰＳの構造が示され
ている。この図によればバッファ制ｆｒｌｌ　’Ａ置は
デコーダ０ＥＣ２を備えており、該デコーダは入力側が
アドレスバスＡＢと線路ＷＲとに接続されている。アド
レスバスに生ずるアドレス信号に応じてデコーダが線路
−Ｒで伝送される書込みパルスを線路−Ｒ１または−Ｒ
２のいずれかに転送する。

バッファ制御装置ＰＳはさらにΔ１１０　ゲートＧ４を
偏えており、ｉ；Ｉ述の制御信号が線路ＲＦに加わった
ときＡＮＤゲートＧ４はクロックパルスＴを読出しパル
スｌ？Ｄとして送出する。このＡＮＤゲートの出力側は
さらに２つの互いに縦続接続されたクリップフロップ段
ＦＦ３およびＦＦ４　のクロック入力側に接続されてい
る。フリップフロップ段ＦＦ３の反転出力側はその際ク
リップフロップ段ＦＦ４のデータ信号入力側に直接接続
されている。

クリップフロップ段ＰＦ３のデータ信号入力側はＡＮＤ
ゲートＧ６の出力側と接続されている。このＡＮＤゲー
トＧ６の入力側は一方では第３図に示された線路ＦＥに
接続され、他方ではフリップフロップ段ＰＦ３の反転出
力側に接続されている。前記線路ＦＥには線路■１に接
読されたインバータＧ５も接続されている。

上記の、ＡＮＤゲートＧ６と、両フロップ段ＦＦ３およ
びＦＦ４　と、インバータＧ５とから成る回路装置は、
先入れ先出しメモＩＪＦＸＦＯＩの空状態を指示する信
号の発生時に先ず、レジスタＲｅｇ　５のデータ信号出
力側の遮断のための遮断信号を送出し、次に、レジスタ
Ｒｅｇ　６およびＲｅｇ　７　のデータ信号出力側に対
する開放信号を送出する。

さらにクリップフロップ段ＦＦ４　からフリップフロッ
プ段ＦＦＩ　のリセット作用をする信号も準備される。

第６図において既述の受信バッファ装置ＥＰの構造が示
されている。この装置は上述のアドレス比較のために人
力レジスタＲｅｇ　］　の（第２図）データ（３号出力
側に接続された比較装置Ｖｇｅを有し、この比較装置が
、互いに比較したアドレスが一致するとセット１言号を
フリップフロ。

プ段ＦＦ５　に送出する。このフリップフロップ段Ｆ　
Ｆ　５　は出力側がＡＮＤゲートＧ１の入力側に接続さ
れＣいる。ＡＮＤゲートＧ７の他方の入力側には書込み
パルスとしてクロックパルス′ｒが供給される。このＡ
ＮＤゲートＧ７の出力側にメモリＦＩＦＯ２の書込みパ
ルス入力側が接続されている。このメモリは例えば、先
入れ先出しメモリであり、データ信号出力側にデータバ
スＤＢが接続されている。この先入れ先出しメモリにお
いて、前記の七））・（１１号が生ずると、らようど生
しているデータ信号ブロックがワード毎に、ＡＮＤゲー
トＧ７を介して転送されたクロック信号Ｔを用いて転送
される。データ信号ワードの転送は、クリップフロップ
段ＦＦ５がデータ信号ブロックの終りを示す終了識別信
号の発生により非作動状態にリセットされるまで行われ
る。このリセットのためにフリップフロップ段ＦＦ５が
先入れ先出しメモリの入力側で終了識別信号を導く線路
ＩＥＫに接続されている。この線路ＥＫは別のフリップ
フロップ段ＦＦ６に接続されており、このフリップフロ
ップ段は終了識別信号が発生すると、マイクロプロセッ
サＭＰにデータ信号ブロックの準備完了を示す制御信号
を送出する。データ信号ブロックの先入れ先出しメモリ
ＦＩＦＯ２からの続出しについては、ここでは詳細に説
明しない。

この続出しは公知の方法で相応の制御信号の供給により
制御バスＳＢを介して行われる。その際読出しは先入れ
先出しメモＩＪＦｉ１０２の空状態を示す信号の発生と
共に終了する。この信号はマイクロ１０セツサＭＰに先
入れ先出しメモリから、例えば制御信号の形で制御バス
ＳＲを介して供給され、または割込み信号として割込み
入力側に供給される。

先入れ先出しメモリＰＩＦＩ０２の入力側は受信データ
信号ブロックのチェック装置ＳＯと接続されている。こ
のチェック装置は受信されたデータ信号ブロックを伝送
エラーについて例えばパリティチェックの形でチェック
する。その際、受信データ信号ブロックに含まれている
送信機から予め用意された受領信号をチェック結果に応
して変形し、且つ引続いてこの変形された受領信号を、
ちょうど受信されたデータ信号ブロックの送信機を示す
アドレスと終了識別信号と共にレジスタＲｅｇ　３に送
出する。

先入れ先出しメモリＰＩＦＩ０２にはデータセレクタＤ
Ｗ２が前置接続されている。このデータセレクタは既述
の比較装置Ｖｇｌによって制御される。データセレクタ
は、比較装置が互いに比較したアドレスの一致を検出し
たときのみ、データ（３号ブロックに所属のデータ信号
ワードを先入れ先出しメモリに転送する。その他の場合
、受信されたデータ信号ブロックは第２図に示されたデ
ータセレクタＤＷＩ　と出力レジスタＲｅｇ　４とを介
して所属のリング回線系に転送される。

先に第２図および第６図に基づいて説明したように、受
領信号とデータ信号の受信のために制御装置に各々２つ
の個別のアドレスデコーダ、即ちアドレスデコーダＤＥ
Ｃと比較装置ｖｇｅが設けられている。しかしこれら両
アドレスデコーダの代りに単に１つのアドレスデコーダ
を用い、該アドレスデコーダに受領信号とデータ信号ブ
ロックの識別のために、アドレス供給線路の他に開始識
別信号と終了識別信号を供給する線路とを接続してもよ
い。

発明の効果 本発明の利点は、制御装置の受領受信状態の時間的監視
のためにこの制御装置内に特別な時間発生装置を設ける
必要がなく、受領受信状！虚の生じている期間を検出す
るために、リング回線系を介して伝送される送信可能信
号の発生が評価されることにある。本発明の別の利点は
、受領受信状態に在る制御装置が所定の最大時間間隔内
に所望の受領信号が現われないと先ずエラー通報状態お
よび／またはエラー処理状態に移行する点にある。これ
により、短時間のうらにエラー検出のだめの装置を当該
制御ｎ装置内または全リング回線網内で開始できるよう
になる

【図面の簡単な説明】

第１図は本発明が用いられているリング回線網から形成
されたデータ交換装置のブロック回路図、第２図は、第
１図に略示したインターフェース回路のうちの１つの構
成および交換ユニットないし線路終端ユニットのうちの
１つの構成を示すブロック回路図、第３図はインターフ
ェース回路に各々設けられている送信バッファ装置の構
成を示すブロック回路図、第４図は送信可能信号の受信
装置の構成を示すブロック回路図、第５図はインターフ
ェース回路−に各々設けられたバッファ制御装置の構成
を示すブロック回路図である、第６図はインターフェイ
ス回路の中に設けられた受信バッファ装置の構成を示す
回路図である。 １１１ＮＧ　０、ＲＩＮＧ　１−・・リング回線系、Ｓ
Ｕｏ　〜Ｓｕｎ・・・交換ユニット、ＴＵｏ−ＴＵｋ・
・・線路Ｐ一端ユニ・７ト、ＭＰ・・・マイクロプロセ
ッサ、ＨＥＭ・・・記憶ｇ　１、ＳＰ・・・送信バッフ
ァ装置、ＥＰ・・・受信バッファ装置、ＲＩＭ・・・読
み／書きメモリ、ＳＢＳ・・・送信可能信号の受信装置
。

Claims (1)

1. 【特許請求の範囲】 １、クロック制御され方向に依存して動作するリング回
   線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して互いに接
   続された制御装置（ＳＵｏ、ＲＡ；…；ＳＵｎ、ＲＡ；
   ＴＵｏ、ＲＡ；…；ＴＵｋ、ＲＡ）間でデータ信号を伝
   送する方法であって、リング回線網を介して制御装置か
   ら制御装置へと送信可能信号が伝送され、該送信可能信
   号はこれら制御装置を各々送信可能状態に制御し、前記
   送信可能信号の転送の前に、各制御装置から、この制御
   装置の送信すべきデータ信号が、所望の伝送先の制御装
   置を示す受信機アドレスといっしょにリング回線網に送
   出され、その際、データ信号といっしょに伝送された受
   信機アドレスによって示された制御装置によって、この
   データ信号が次の処理のために受信され且つリング回線
   網を介して転送すべき受領信号が送出され、該受領信号
   は、当該データ信号を送出した、受領受信状態にある制
   御装置に対して設けられている、データ信号伝送方法に
   おいて、１つの制御装置がデータ信号の送信後に受領信
   号状態になっている時間間隔の最大値が、当該制御装置
   で新たに送信可能信号が到来する時点によって決められ
   、当該制御装置に対して送られ、受領信号が前記最大時
   間間隔内で生ずると、当該制御装置が、データ信号を新
   たに送出できる状態になり、当該制御装置に対して送ら
   れる受領信号が到来する前に前記最大時間間隔が経過し
   た場合、この制御装置がエラー通報状態および／または
   エラー処理状態に移行することを特徴とする、データ信
   号伝送方法。 ２、クロック制御され方向に依存して動作するリング回
   線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して互いに接
   続された制御装置（ＳＵｏ、ＲＡ；…ＴＵｋ、ＲＡ）が
   設けられており、該制御装置は各々送信装置として送信
   可能信号の受信後に場合により伝送すべきデータ信号を
   リング回線網に送出し、且つこの制御装置は各々受信装
   置として、リング回線網を介して伝送される当該制御装
   置用に定められたデータ信号を受信し、且つその送信装
   置に対するこのデータ信号に対応する受領信号を、リン
   グ回線網に送出する、データ信号伝送装置において、 制御装置（ＳＵｏ、ＲＡ；…ＴＵｋ、ＲＡ）の各々が送
   信経過制御装置（ＭＰ、ＳＰ）を備えており、該送信経
   過制御装置は、所属の制御装置をデータ信号の送信後に
   先ず受領受信状態に移行させ、次にこの状態から、送信
   可能信号が、来るべき受領信号の到来前に新たに到来す
   ると、エラー通報状態および／またはエラー処理状態に
   移行させ、さらに、制御装置の各々に受領信号受信機（
   ＤＥＣ、Ｒｅｇ　２）が設けられており、該受領信号受
   信機は受領信号が到来すると、受領確認信号を所属の送
   信経過制御装置に送出し、この送信経過制御装置が上記
   受領確認信号に基づいて、所属の、受領受信状態にある
   制御装置を、データ信号の新たな送信が可能な状態に移
   行させることを特徴とする、データ信号伝送装置。 ３、送信経過制御装置が多数の割込み制御入力側（ＩＮ
   Ｔ１〜ＩＮＴｎ）を備えたマイクロプロセッサ装置（Ｍ
   Ｐ、ＭＥＭ）を有しており、前記割込み制御入力側のう
   ちの第１の割込み制御入力側 （ＩＮＴｎ）に送信可能信号の受信装置（ＳＢＳ）が接
   続されており、該装置（ＳＢＳ）は送信可能信号が発生
   すると、送信可能信号に相応する制御信号を該当の割込
   み制御入力側に送出し、さらに別の割込み制御入力側（
   ＩＮＴｎ−１）には前記受領信号受信機（ＤＥＣ、Ｒｅ
   ｇ　２）が受領確認信号の送出のために接続されている
   特許請求の範囲第２項記載のデータ伝送装置。 ４、受領信号受信機としてデコーダ（ＤＥＣ）と、前記
   マイクロプセッサ装置（ＭＰ、ＭＥＭ）に接続されたレ
   ジスタ（Ｒｅｇ　２）とが設けられており、該レジスタ
   は、各制御装置用に定められた受領信号の発生時に、こ
   の受領信号をマイクロプロセッサ装置による評価のため
   に受取り、且つこれを受取ると、制御出力側に受領確認
   信号を送出する特許請求の範囲第２項または第３項記載
   のデータ信号伝送装置。