JPS6262395A - エフエクト装置 - Google Patents
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- JPS6262395A JPS6262395A JP60202700A JP20270085A JPS6262395A JP S6262395 A JPS6262395 A JP S6262395A JP 60202700 A JP60202700 A JP 60202700A JP 20270085 A JP20270085 A JP 20270085A JP S6262395 A JPS6262395 A JP S6262395A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、少なくともその要部を波形メモリを含むデ
ジタル回路と、電圧制御型フィルタとを用いて構成した
エフェクト装置に関する。
ジタル回路と、電圧制御型フィルタとを用いて構成した
エフェクト装置に関する。
従来より楽器音に対し種々のエフェクト(効果)を付与
して、原音とはかなり相違する音響を得るようにした所
謂エフェクターが種々開発されているが、これらは、B
BD等の素子を用いるものが多く、S/N比が悪いなど
の欠点があった。また近年では、デジタルディレィ装置
と称されるデジタルメモリをもって、これに対して波形
信号を書込み、またディレィ時間の後読出すものも開発
されているが、出力信号は単調なものであり、好ましい
ものではなかった。
して、原音とはかなり相違する音響を得るようにした所
謂エフェクターが種々開発されているが、これらは、B
BD等の素子を用いるものが多く、S/N比が悪いなど
の欠点があった。また近年では、デジタルディレィ装置
と称されるデジタルメモリをもって、これに対して波形
信号を書込み、またディレィ時間の後読出すものも開発
されているが、出力信号は単調なものであり、好ましい
ものではなかった。
〔発明の目的〕
この発明は、以上の点K11iみてなされたもので、多
様なエフェクトを入力される原音に付加できるエフェク
ト装置を提供することを目的とする。
様なエフェクトを入力される原音に付加できるエフェク
ト装置を提供することを目的とする。
この発明は、上述した目的を達成するためになされたも
ので、入力される波形信号を、デジタル信号に変換し、
そのデジタル信号を波形メモリ手段に一度沓込み、この
書込まれたデジタル信号を複数の波形読出・書込チャン
ネルにて読出し、アナログ信号に変換後各波形読出・書
込チャンネル毎に独立的にフィルタ特性を可変可能な複
数の電圧制御型フィルタに印加し、音色制御をして音響
出力を得るようにしたことを要点とする。
ので、入力される波形信号を、デジタル信号に変換し、
そのデジタル信号を波形メモリ手段に一度沓込み、この
書込まれたデジタル信号を複数の波形読出・書込チャン
ネルにて読出し、アナログ信号に変換後各波形読出・書
込チャンネル毎に独立的にフィルタ特性を可変可能な複
数の電圧制御型フィルタに印加し、音色制御をして音響
出力を得るようにしたことを要点とする。
以下1本発明を、外音信号をP CM (Pulse
CodedModulation )などの変調を行っ
てデジタル記録し、それをキーボード楽器の音源信号と
して用いることができ所謂サンプリング機能を有する電
子楽器を用いて構成した一実施例につき説明する。
CodedModulation )などの変調を行っ
てデジタル記録し、それをキーボード楽器の音源信号と
して用いることができ所謂サンプリング機能を有する電
子楽器を用いて構成した一実施例につき説明する。
第1図は1本実施例の回路構成を示し、入力信号(IN
)は、入力アンプ1にて適宜増幅された後、アナログ加
算回路2に供給され、フィルター3に供給されて不要な
高域成分を適当に除去された後、サンプル・ホールド回
路(S/H)5にて適当なサンプリング周波数で、サン
プリングされた後+A/D変換器6に供給される。A/
D変換器6では、入力するアナログ信号を対応するデジ
タル信号に変換し、発音制御部8に供給する。
)は、入力アンプ1にて適宜増幅された後、アナログ加
算回路2に供給され、フィルター3に供給されて不要な
高域成分を適当に除去された後、サンプル・ホールド回
路(S/H)5にて適当なサンプリング周波数で、サン
プリングされた後+A/D変換器6に供給される。A/
D変換器6では、入力するアナログ信号を対応するデジ
タル信号に変換し、発音制御部8に供給する。
この発音制御部8は、例えば4つの波形読出・書込チャ
ンネルを備え、夫々独立的に波形メモリ7に対する波形
信号の書込みまたは読出しができる。
ンネルを備え、夫々独立的に波形メモリ7に対する波形
信号の書込みまたは読出しができる。
この発音制御部8は、マイクロコンピュータ等からなる
CPU9からの制御に基づき動作するようになっており
、その詳細は後述するが、この発音制御部8の4つの波
形読出・書込チャンネルに対応して時分割的に最大4音
に対応するデジタル信号が、波形メモリ7から読出され
て、D/A変換器10に時分割的に印加され、しかる後
、サンプル・ホールド回路(S/H)lla〜lidに
供給される。
CPU9からの制御に基づき動作するようになっており
、その詳細は後述するが、この発音制御部8の4つの波
形読出・書込チャンネルに対応して時分割的に最大4音
に対応するデジタル信号が、波形メモリ7から読出され
て、D/A変換器10に時分割的に印加され、しかる後
、サンプル・ホールド回路(S/H)lla〜lidに
供給される。
このサンプル・ホールド回路11a〜lidは、後述す
るようなタイミング信号t1〜t、によって、各時分割
処理チャンネル時間毎に、サンプリング動作を行う。
るようなタイミング信号t1〜t、によって、各時分割
処理チャンネル時間毎に、サンプリング動作を行う。
そして、このサンプル・ホールド回路11a〜lidに
ホールドされた電圧信号は、VCF(電圧制御型フィル
タ)12a〜12dに、対応して供給される。この夫々
のVCF12a〜12d Kは、後述する電圧信号F
CVI〜FCV4が供給され、この電圧信号FCVI〜
FCV4に従って、夫々独立的忙フィルタリング処理が
なされる。即ち、各電圧信号FCVI〜FCV4によっ
て、例えばカットオフ周波数が可変され、VCF12a
〜12dの夫々の出力は周波数特性が異なるようになる
。
ホールドされた電圧信号は、VCF(電圧制御型フィル
タ)12a〜12dに、対応して供給される。この夫々
のVCF12a〜12d Kは、後述する電圧信号F
CVI〜FCV4が供給され、この電圧信号FCVI〜
FCV4に従って、夫々独立的忙フィルタリング処理が
なされる。即ち、各電圧信号FCVI〜FCV4によっ
て、例えばカットオフ周波数が可変され、VCF12a
〜12dの夫々の出力は周波数特性が異なるようになる
。
そして、このVCF12a 〜12dは、VCA(電圧
側@現増幅器)133〜13dヘフイルタリング後のア
ナログ波形信号を送出する。
側@現増幅器)133〜13dヘフイルタリング後のア
ナログ波形信号を送出する。
このV CA 13 a〜13dは、供給される制御電
圧信号ACV1〜ACV4により独立的にその増幅率が
制御され、VCF12a〜12dより供給される波形信
号に対する出力レベル、あるいは音量エンベロープが決
定される。
圧信号ACV1〜ACV4により独立的にその増幅率が
制御され、VCF12a〜12dより供給される波形信
号に対する出力レベル、あるいは音量エンベロープが決
定される。
そして、このVCA13a〜13dの出力信号は夫々各
チャンネルの出力0UT1〜0UT4として、外部に送
出され、適宜増幅された後音春信号として放音されると
とKなる。また、このVCA13a〜13dの出力は、
アナログ加算回路14に供給され、ミックスされて、ミ
ックス出力OUTMIXとして、外部にとり出すことも
可能となっている。
チャンネルの出力0UT1〜0UT4として、外部に送
出され、適宜増幅された後音春信号として放音されると
とKなる。また、このVCA13a〜13dの出力は、
アナログ加算回路14に供給され、ミックスされて、ミ
ックス出力OUTMIXとして、外部にとり出すことも
可能となっている。
また、上述した第4チヤンネルに対応するvCF12d
の出力と、アナログ加算回路14の出力とは、上述した
CPU9からの制御信号に従って切換動作をするアナロ
グスイッチ15に供給される。
の出力と、アナログ加算回路14の出力とは、上述した
CPU9からの制御信号に従って切換動作をするアナロ
グスイッチ15に供給される。
このアナログスイッチ15は、VCF12dの出力と、
アナログ加算回路14の出力とを選択して、VCA(電
圧制御型増幅器)16に供給する。
アナログ加算回路14の出力とを選択して、VCA(電
圧制御型増幅器)16に供給する。
VCAI6では、供給される制御電圧信号ACVOに応
じて増幅し、上述したアナログ加算回路2にフィードバ
ックして供給するようになる。
じて増幅し、上述したアナログ加算回路2にフィードバ
ックして供給するようになる。
従って、入力アンプ1を介して供給される外音信号と、
波形メモリ7を読出して得られる波形信号とをこのアナ
ログ加算回路2にて混合して、再度、波形メモリ7に供
給することができ、いわゆるオーバーダビング機能を本
実施例では実現することが可能となる。なお、オーバー
ダビングをしないときは、VCAI 6に対する電圧制
御信号ACVOをゼロレベルに設定する。
波形メモリ7を読出して得られる波形信号とをこのアナ
ログ加算回路2にて混合して、再度、波形メモリ7に供
給することができ、いわゆるオーバーダビング機能を本
実施例では実現することが可能となる。なお、オーバー
ダビングをしないときは、VCAI 6に対する電圧制
御信号ACVOをゼロレベルに設定する。
図中符号4は、演奏鍵や各種制御スイッチを有するキー
ボードと、各種状態表示を行う液晶表示パネル等とから
なるキーボード・表示部であって、CPU9とこのキー
ボード・表示部4とはデータの授受を行う。
ボードと、各種状態表示を行う液晶表示パネル等とから
なるキーボード・表示部であって、CPU9とこのキー
ボード・表示部4とはデータの授受を行う。
また、このCPU9は、ソフト処理によって、上述り、
?、: 各制御信号FC■1〜FCv4.ACv1〜
換器群17に供給し、夫々の電圧信号に変換せしめる。
?、: 各制御信号FC■1〜FCv4.ACv1〜
換器群17に供給し、夫々の電圧信号に変換せしめる。
このD/A変換群17は、制御信号cvの個数に対応す
る個数のD/A変換器を有していてもよく、あるいは、
ひとつのD/A変換器を時分割的に使用し、サンプル・
ホールド回路と組合せて。
る個数のD/A変換器を有していてもよく、あるいは、
ひとつのD/A変換器を時分割的に使用し、サンプル・
ホールド回路と組合せて。
必要な個数の制御信号Cvを得てもよい。
次に、発音制御部8の詳細回路構成を第2図を用いて説
明する。
明する。
A/D変換器6から供給されるデジタル信号は、ゲート
81を介して、波形メモリ7に供給されるほか、ゲート
82を介してD/A変換器1oへ送出される。
81を介して、波形メモリ7に供給されるほか、ゲート
82を介してD/A変換器1oへ送出される。
上述のゲート81に対しては、CPU9が発生する制御
指令に基づき、この発音制御部8内部の図示しない制御
回路から発生するリードライト信号R/Wが供給されて
、開閉制御がなされる。
指令に基づき、この発音制御部8内部の図示しない制御
回路から発生するリードライト信号R/Wが供給されて
、開閉制御がなされる。
即ち、波形メモリ7に波形信号を書込む場合はこのゲー
ト81は開成され、波形メモリ7から波形信号を読出す
場合は、このゲート81は閉成される。
ト81は開成され、波形メモリ7から波形信号を読出す
場合は、このゲート81は閉成される。
また、上記ゲート82には、制御回路からの制御信号に
基づき開閉信号発生装置83からのゲート信号Gate
が与えられ、上記ゲート81を介して供給されるデジタ
ル信号を出力する場合、もしくは波形メモリ7から読出
されたデジタル信号を出力する場合に限り、このゲート
82は開成され、その他の場合は、このゲート82は閉
成されて。
基づき開閉信号発生装置83からのゲート信号Gate
が与えられ、上記ゲート81を介して供給されるデジタ
ル信号を出力する場合、もしくは波形メモリ7から読出
されたデジタル信号を出力する場合に限り、このゲート
82は開成され、その他の場合は、このゲート82は閉
成されて。
その出力はゼロレベルに設定される。
第2図中符号84は、4段の所定ビット数からなるシフ
トレジスタから構成されたアドレスレジスタであり、後
述するマスタークロックφ、で、シフト動作が行われる
。そして、このアドレスレジスタ84は%4チャンネル
のアドレスレジスタとして時分割的に動作することにな
り、その最終段の内容は、波形メモリ7に対しアドレス
データとして供給され、上述したゲート81を介して入
力する波形信号を、リードライト信号R/WがLowレ
ベルのときに限り、当該メモリアドレスに書込み、また
波形メそり7から、上記リードライト信号R/Wb;H
ighレベルのときに、デジタル信号を当 □該メそ
リアドレスから読出すようになる。
トレジスタから構成されたアドレスレジスタであり、後
述するマスタークロックφ、で、シフト動作が行われる
。そして、このアドレスレジスタ84は%4チャンネル
のアドレスレジスタとして時分割的に動作することにな
り、その最終段の内容は、波形メモリ7に対しアドレス
データとして供給され、上述したゲート81を介して入
力する波形信号を、リードライト信号R/WがLowレ
ベルのときに限り、当該メモリアドレスに書込み、また
波形メそり7から、上記リードライト信号R/Wb;H
ighレベルのときに、デジタル信号を当 □該メそ
リアドレスから読出すようになる。
また、上記アドレスレジスタ84の内容は、ゲート85
に供給されるほか、開閉信号発生装置83、制御回路に
供給される。
に供給されるほか、開閉信号発生装置83、制御回路に
供給される。
上記ゲート85を介したアドレス信号は、加算器86に
襖絵され、必要に応じてアドレス歩進を行うべく加減算
が実行された後、アドレスレジスタ84にフィードバッ
クされる。
襖絵され、必要に応じてアドレス歩進を行うべく加減算
が実行された後、アドレスレジスタ84にフィードバッ
クされる。
また、この加算器86には、ゲート87を介して、制御
回路からイニシャルアドレス(CA)が供給される。
回路からイニシャルアドレス(CA)が供給される。
即ち、ゲー)85にはロード信号LDが直接供給され、
ゲート87には、インバータ88を介して反転されて与
えられ、ロード信号LDがLowレベルであれば、制御
回路からのイニシャルアドレス(CA)がゲート87が
開成することKより加算器86に供給され、一方上記ロ
ード信号jがHighレベルであれば、ゲート85が開
成して。
ゲート87には、インバータ88を介して反転されて与
えられ、ロード信号LDがLowレベルであれば、制御
回路からのイニシャルアドレス(CA)がゲート87が
開成することKより加算器86に供給され、一方上記ロ
ード信号jがHighレベルであれば、ゲート85が開
成して。
アドレスレジスタ84からの内容が加算器86に供給さ
れる。
れる。
上記加算器86には、クロック発生回路89からクロッ
ク信号が与えられ、音階周波数に従って波形メモリ7か
らデジタル信号を読出す際は、制御回路からのピッチデ
ータに応じたレートでクロック信号が加算器86に与え
られるが、エフェクタ装置として本実施例が機能すると
きは、常時クロック信号が、このクロック発生回路89
から発生し、加算器86に供給されることになる。
ク信号が与えられ、音階周波数に従って波形メモリ7か
らデジタル信号を読出す際は、制御回路からのピッチデ
ータに応じたレートでクロック信号が加算器86に与え
られるが、エフェクタ装置として本実施例が機能すると
きは、常時クロック信号が、このクロック発生回路89
から発生し、加算器86に供給されることになる。
第3図は、波形メモリ7のエリア分割の状態を示してお
り、例えばN個の波形情報が可変長で記録できるように
なっている。
り、例えばN個の波形情報が可変長で記録できるように
なっている。
次に、本実施例の動作につき説明する。第4図は、発音
制御部8の複数チャンネルの時分動処理状態と、サンプ
ルホールド回路11a〜lidに供給するタイミング信
号t、〜t4との関係を示しており、上述したように、
本実施例では4つの波形読出・書込チャンネルを時分割
構成で実現しており、各波形読出・書込チャンネル時に
、読出しくリード)処理を行うか、V込(ライト)処理
を行うかを選択的に指定できるようになっていて、第4
図に示す状態では、チャンネル1(ch4)の処理によ
って波形メモリ7に、フィルター3.サンプル・ホール
ド回路5、A/D変換器6を介して得られる波形信号を
書込むようになっており。
制御部8の複数チャンネルの時分動処理状態と、サンプ
ルホールド回路11a〜lidに供給するタイミング信
号t、〜t4との関係を示しており、上述したように、
本実施例では4つの波形読出・書込チャンネルを時分割
構成で実現しており、各波形読出・書込チャンネル時に
、読出しくリード)処理を行うか、V込(ライト)処理
を行うかを選択的に指定できるようになっていて、第4
図に示す状態では、チャンネル1(ch4)の処理によ
って波形メモリ7に、フィルター3.サンプル・ホール
ド回路5、A/D変換器6を介して得られる波形信号を
書込むようになっており。
その他のチャンネル2〜4(ch2〜4)は、波形メモ
リ7から、所定エリアのデジタル波形信号を読出すこと
が可能となっている。
リ7から、所定エリアのデジタル波形信号を読出すこと
が可能となっている。
また、上述したタイミング信号1.−1.は、夫々のチ
ャンネル(chl〜4)に対応する時間に。
ャンネル(chl〜4)に対応する時間に。
highレベルをとるようになっていて、各チャンネル
時間でD/A変換器10から出力するアナログ波形信号
を、サンプル・ホールド回路11a〜lidにて、サン
プリングし、以降ホールドするようになる。
時間でD/A変換器10から出力するアナログ波形信号
を、サンプル・ホールド回路11a〜lidにて、サン
プリングし、以降ホールドするようになる。
また、発音制御部8の各波形読出・書込チャンネルは、
独立的にリード・ライトするエリアを指定できるように
なっていて、例えば、チャンネル2.3.4で、第3図
のトーン1.2.3を読出し、それをVCF12b 〜
12d、VCA13b 〜13dにて処理制御し、アナ
ログ加算回路14、スイッチ15.VCAI 6を介し
て、アナログ加算器2へ供給し、必要に応じて外部音信
号とミキシングした後、サンプル・ホールド回路5.A
/D変換器6を介して入力させ、チャンネル1の処理に
よって、トーンNとして、再び波形メモリ7に記録する
、即ちオーバーダビング処理を行わせることも可能であ
る。
独立的にリード・ライトするエリアを指定できるように
なっていて、例えば、チャンネル2.3.4で、第3図
のトーン1.2.3を読出し、それをVCF12b 〜
12d、VCA13b 〜13dにて処理制御し、アナ
ログ加算回路14、スイッチ15.VCAI 6を介し
て、アナログ加算器2へ供給し、必要に応じて外部音信
号とミキシングした後、サンプル・ホールド回路5.A
/D変換器6を介して入力させ、チャンネル1の処理に
よって、トーンNとして、再び波形メモリ7に記録する
、即ちオーバーダビング処理を行わせることも可能であ
る。
また、CPU9からアナログスイッチ15に対し、切換
信号を送出して、チャンネル4の処理によって波形メモ
リ7から読出された波形信号をサンプル・ホールド回路
11d、VCF12dを介しへ供給し、以下上述したの
と同様にして外部音信号とミキシングした後、波形メモ
リ7の所定エリアに書込むようにすることもできる。
信号を送出して、チャンネル4の処理によって波形メモ
リ7から読出された波形信号をサンプル・ホールド回路
11d、VCF12dを介しへ供給し、以下上述したの
と同様にして外部音信号とミキシングした後、波形メモ
リ7の所定エリアに書込むようにすることもできる。
次に、本実施例を、エフェクト装置として使用した場合
の動作につき第5図及び第6図を参照して説明する。
の動作につき第5図及び第6図を参照して説明する。
先ず、この動作を行うための波形メモリ7の使用領域は
、第6図に示すとおりアドレスnからmまでとすると、
発音制御部8内の制御回路は、第2図に示すアドレスレ
ジスタ84に対し、イニシャルアドレスとしてチャンネ
ル1 (chi)にあってはn、チャンネル2 (ch
2)にあってはn−1゜チャンネル3 (ch3)にあ
ってはn−3、チャンネル4 (ch4)にあってはn
−6を入力する。
、第6図に示すとおりアドレスnからmまでとすると、
発音制御部8内の制御回路は、第2図に示すアドレスレ
ジスタ84に対し、イニシャルアドレスとしてチャンネ
ル1 (chi)にあってはn、チャンネル2 (ch
2)にあってはn−1゜チャンネル3 (ch3)にあ
ってはn−3、チャンネル4 (ch4)にあってはn
−6を入力する。
即ち、第5図に示すように、チャンネル1〜4の1サイ
クル間、ロード信号LD’t L owレベルにセット
し、イニシャルアドレス(CA)として、チャンネル1
についてはn−1、チャンネル2についてはn−2、チ
ャンネル3についてはn−4、チャンネル4については
n−7を入力し、加算器86で+1処理をして、上述し
た夫々の値をアドレスデータとして設定する。
クル間、ロード信号LD’t L owレベルにセット
し、イニシャルアドレス(CA)として、チャンネル1
についてはn−1、チャンネル2についてはn−2、チ
ャンネル3についてはn−4、チャンネル4については
n−7を入力し、加算器86で+1処理をして、上述し
た夫々の値をアドレスデータとして設定する。
そして、チャンネル1を、A/D変換器6からのデジタ
ル信号を波形メモリ7に順次書込む処理を行うように、
上記リードライト信号R/WをLowレベルに設定し、
その他のチャンネル2〜4は、波形メモリ7からチャン
ネル1にて波形メモリ7に直前に書込んだデジタル信号
を読出す処理を行うように、上記リードライト信号R/
WをH3ghレベルに設定する。
ル信号を波形メモリ7に順次書込む処理を行うように、
上記リードライト信号R/WをLowレベルに設定し、
その他のチャンネル2〜4は、波形メモリ7からチャン
ネル1にて波形メモリ7に直前に書込んだデジタル信号
を読出す処理を行うように、上記リードライト信号R/
WをH3ghレベルに設定する。
また、開閉信号発生装置83からは、チャンネル1のタ
イミングでは、常に上記ゲート82を開成するゲート信
号Qateを発生し、その他のチャンネル2〜4では、
アドレスレジスタ84が、第6図に示すアドレスn以降
を指定するようになったときにはじめて、ゲート82を
開成するようにする。
イミングでは、常に上記ゲート82を開成するゲート信
号Qateを発生し、その他のチャンネル2〜4では、
アドレスレジスタ84が、第6図に示すアドレスn以降
を指定するようになったときにはじめて、ゲート82を
開成するようにする。
その結果、波形メモリ7には、チャンネル1の動作によ
って第6図に示すように波高値f(n)、f (n+1
)、f (n+z)、・・・・・・が書込まれてゆくと
共に、そのデータは、ゲート82を介して、D/A変換
器10に供給され、サンプル・ホールド回路11a、V
CF12a、VCA13a を介して音響信号に変換
され、放音出力されることになる。
って第6図に示すように波高値f(n)、f (n+1
)、f (n+z)、・・・・・・が書込まれてゆくと
共に、そのデータは、ゲート82を介して、D/A変換
器10に供給され、サンプル・ホールド回路11a、V
CF12a、VCA13a を介して音響信号に変換
され、放音出力されることになる。
また、チャンネル2においては、第5図に示すとおりチ
ャンネル1の動作によって波形メモリ7に書込まれたデ
ジタル信号を4チャンネル時間ディレィかけて、即ちI
T (T=4Xチャンネル時間)おくれて、波形メモ
リ7から読出し、同様にチャンネル3においては、3T
デイレイかけて読出し、チャンネ/L/4においては6
Tデイレイかけて読出すようになる。
ャンネル1の動作によって波形メモリ7に書込まれたデ
ジタル信号を4チャンネル時間ディレィかけて、即ちI
T (T=4Xチャンネル時間)おくれて、波形メモ
リ7から読出し、同様にチャンネル3においては、3T
デイレイかけて読出し、チャンネ/L/4においては6
Tデイレイかけて読出すようになる。
即ち、各チャンネル2〜4はイニシャルアドレス(CA
)として設定した差の値だけ、時間的にずれて第6図に
示す波高値に対応するデジタル信号をD/A変換器10
に送出する。
)として設定した差の値だけ、時間的にずれて第6図に
示す波高値に対応するデジタル信号をD/A変換器10
に送出する。
その結果、チャンネル2〜4の波形信号は、VCF12
b〜12d、VCAI 3b〜13dを介して、出力さ
れ、原音であるチャンネル1の波形信号とは別の音色・
音量制御をして音響出力とすることもできる。
b〜12d、VCAI 3b〜13dを介して、出力さ
れ、原音であるチャンネル1の波形信号とは別の音色・
音量制御をして音響出力とすることもできる。
以下、チャンネル1が、A/D変換器6を介して供給さ
れる波形信号を波形メモリ7に書込み。
れる波形信号を波形メモリ7に書込み。
それをチャンネル2では時間をITずらせて、チャンネ
ル3では時間を3Tずらせて、チャンネル4では時間を
6Tずらせて夫々波形メモリ7から読出し、4個の音を
同時発生してゆき、第6図の波形メモリ7のアドレスm
に、アドレスデータが到達すれば、イニシャルアドレス
をn−1として再入力して、チャンネル1では波形メモ
リ7のアドレスnから再度新たな波形信号を書込み、且
つそれをチャンネル2〜4は読出すようにすれば継続し
て、長時間の演奏に供し得るようになる。
ル3では時間を3Tずらせて、チャンネル4では時間を
6Tずらせて夫々波形メモリ7から読出し、4個の音を
同時発生してゆき、第6図の波形メモリ7のアドレスm
に、アドレスデータが到達すれば、イニシャルアドレス
をn−1として再入力して、チャンネル1では波形メモ
リ7のアドレスnから再度新たな波形信号を書込み、且
つそれをチャンネル2〜4は読出すようにすれば継続し
て、長時間の演奏に供し得るようになる。
なお、上記説明では、4チヤンネル全てを動作させて、
4音量時生成を可能としたが、それよりも少ないチャン
ネルを選択的に動作させて、原音と1乃至複数のディレ
ィがかかった音とを出力するようKしてもよい。
4音量時生成を可能としたが、それよりも少ないチャン
ネルを選択的に動作させて、原音と1乃至複数のディレ
ィがかかった音とを出力するようKしてもよい。
また、上記説明では、チャンネル2.3.4のチャンネ
ル1に対するディレィ時間は、IT、3T。
ル1に対するディレィ時間は、IT、3T。
6Tとしたが、キーボード・表示部4にて夫々指定可能
である。
である。
以上のよ5に1本実施例においては、複数の波形読出・
書込チャンネルを用いて、波形メモリ7に波形信号を書
込みながら、それを夫々所定時間ずつディレィして読出
し、それを原音である波形信号と合成して出力し、しか
も各波形読出・書込チャンネル毎にVCF 12a〜1
2dにて音色を可変制御したから、多様なディレィ効果
を実現できる。
書込チャンネルを用いて、波形メモリ7に波形信号を書
込みながら、それを夫々所定時間ずつディレィして読出
し、それを原音である波形信号と合成して出力し、しか
も各波形読出・書込チャンネル毎にVCF 12a〜1
2dにて音色を可変制御したから、多様なディレィ効果
を実現できる。
また、各波形読出・書込チャンネル毎K 、VCA13
a〜13d を用いて独立的に、音電あるいは音量エ
ンベロープを可変制御して発生するようにしたから、更
に効果的な音響を得ることができる。
a〜13d を用いて独立的に、音電あるいは音量エ
ンベロープを可変制御して発生するようにしたから、更
に効果的な音響を得ることができる。
なお、上述した実施例にあっては、VCF12a〜12
d、VCA13a 〜13dによって音色と音量とを可
変制御するようにしたが、更にその他の処理を波形信号
に施してもよい。
d、VCA13a 〜13dによって音色と音量とを可
変制御するようにしたが、更にその他の処理を波形信号
に施してもよい。
また、発音制御部8の回路構成としては、上記実施例の
よ5に時分割処理により複数の波形読出・書込チャンネ
ルを構成するもののほか、別個のハードウェアで、つま
りチャンネル数分同じ回路構成のものを使用して、複数
の波形読出・書込チャンネルを設けるものであってもよ
い。
よ5に時分割処理により複数の波形読出・書込チャンネ
ルを構成するもののほか、別個のハードウェアで、つま
りチャンネル数分同じ回路構成のものを使用して、複数
の波形読出・書込チャンネルを設けるものであってもよ
い。
更に、複数のチャンネルのうち、4!定のチャンネルを
、波形メモlJ7に波形信号を書込む書込専用のチャン
ネルとし、そのほかのチャンネルを、波形メモリ7から
波形信号を読出す読出専用のチャンネルとしてもよい。
、波形メモlJ7に波形信号を書込む書込専用のチャン
ネルとし、そのほかのチャンネルを、波形メモリ7から
波形信号を読出す読出専用のチャンネルとしてもよい。
本発明での「波形読出・書込チャンネル」とは、読出し
と書込みのいずれか一方のみ、あるいは双方の動作を可
能としたチャンネルのいずれも意味するものである。
と書込みのいずれか一方のみ、あるいは双方の動作を可
能としたチャンネルのいずれも意味するものである。
また、上記実施例は、サンプリング機能を有する電子楽
器に本発明を適用したものであったが、本発明は専用の
回路構成をもつエフェクト装置として実現することがで
きることは勿論のことである。
器に本発明を適用したものであったが、本発明は専用の
回路構成をもつエフェクト装置として実現することがで
きることは勿論のことである。
この発明は、上述したように、簡単な回路構成にて、エ
フェクト装置を実現したため安価であり、しかも入力音
に基づく複数の音響を夫々電圧制御型フィルタのフィル
タ特性を可変して音色を制御してから同時に発生するよ
うにしたから、音楽的に好ましく、多様な演奏形態をと
ることが可能となるという効果を奏する。
フェクト装置を実現したため安価であり、しかも入力音
に基づく複数の音響を夫々電圧制御型フィルタのフィル
タ特性を可変して音色を制御してから同時に発生するよ
うにしたから、音楽的に好ましく、多様な演奏形態をと
ることが可能となるという効果を奏する。
図面は本発明の一実施例を示し、第1図はその全体回路
構成図、第2図は発音制御部8の詳細回路構成図、第3
図は、波形メモリ7の分割使用状態図、第4図は本実施
例の基本的動作の説明図、第5図は、≠≠≠≠エフェク
ト装置として動作させたときのタイムチャートを示す図
、第6図は、第5図の動作状態を説明するための図であ
る。 6・・・A/D変換器、7・・・波形メモリ、8・・・
発音制御部、9・・CPU、10・D/A変換器、12
a〜12 d ・V CF、13a 〜13d−VCA
、81゜82.85,87・・・ゲート、84・・・ア
ドレスレジスタ、86・・・加算器。
構成図、第2図は発音制御部8の詳細回路構成図、第3
図は、波形メモリ7の分割使用状態図、第4図は本実施
例の基本的動作の説明図、第5図は、≠≠≠≠エフェク
ト装置として動作させたときのタイムチャートを示す図
、第6図は、第5図の動作状態を説明するための図であ
る。 6・・・A/D変換器、7・・・波形メモリ、8・・・
発音制御部、9・・CPU、10・D/A変換器、12
a〜12 d ・V CF、13a 〜13d−VCA
、81゜82.85,87・・・ゲート、84・・・ア
ドレスレジスタ、86・・・加算器。
Claims (3)
- (1)入力波形信号をデジタル信号に変換するアナログ
デジタル変換手段と、 このアナログデジタル変換手段から出力するデジタル信
号を記憶する波形メモリ手段と、 この波形メモリ手段に対し上記デジタル信号の読出し、
書込み処理を行う波形読出・書込チャンネルを複数有す
る制御手段と、 この制御手段の1つの波形読出・書込チャンネルにより
上記アナログデジタル変換手段から供給される上記デジ
タル信号を上記波形メモリ手段に書込ませ、更にこの波
形メモリ手段に書込んだ上記デジタル信号を上記制御手
段の少なくとも2つの波形読出・書込チャンネルにより
読出させる手段と、 上記制御手段の各波形読出・書込チャンネルに対応して
設けられ、各波形読出・書込チャンネル毎に独立的にフ
ィルタ特性を可変可能な複数の電圧制御量フィルタと、 上記少なくとも2つの波形読出・書込チャンネルにより
読出される上記デジタル信号をデジタルアナログ変換し
、対応する上記電圧制御型フィルタに供給してフィルタ
リングした後、音響出力を得る手段と を具備したことを特徴とするエフェクト装置。 - (2)上記アナログデジタル変換手段にて変換されて得
られる上記デジタル信号は、上記制御手段の上記少なく
とも2つの波形読出・書込チャンネルにより上記波形メ
モリ手段から読出される上記デジタル信号とともに、デ
ジタルアナログ変換された後対応する上記電圧制御型フ
ィルタに供給されてフィルタリングされることを特徴と
する特許請求の範囲第1項記載のエフェクト装置。 - (3)上記制御手段は、上記少なくとも2つの波形読出
・書込チャンネルにより上記波形メモリ手段から上記デ
ジタル信号を読出す際のデイレイ時間を可変設定するこ
とができる可変設定手段を有することを特徴とする特許
請求の範囲第1項または第2項記載のエフェクト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60202700A JPH0754430B2 (ja) | 1985-09-13 | 1985-09-13 | エフエクト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60202700A JPH0754430B2 (ja) | 1985-09-13 | 1985-09-13 | エフエクト装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6262395A true JPS6262395A (ja) | 1987-03-19 |
JPH0754430B2 JPH0754430B2 (ja) | 1995-06-07 |
Family
ID=16461709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60202700A Expired - Lifetime JPH0754430B2 (ja) | 1985-09-13 | 1985-09-13 | エフエクト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0754430B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5697395A (en) * | 1979-12-29 | 1981-08-06 | Kawai Musical Instr Mfg Co | Effect circuit for electronic musical instrument |
JPS5722237U (ja) * | 1980-07-15 | 1982-02-04 | ||
JPS5865497A (ja) * | 1981-09-22 | 1983-04-19 | 株式会社河合楽器製作所 | 電子楽器用アコ−ステイツク楽音シンセサイザ |
JPS6010908A (ja) * | 1983-06-30 | 1985-01-21 | Nippon Gakki Seizo Kk | デイジタル遅延装置 |
-
1985
- 1985-09-13 JP JP60202700A patent/JPH0754430B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5697395A (en) * | 1979-12-29 | 1981-08-06 | Kawai Musical Instr Mfg Co | Effect circuit for electronic musical instrument |
JPS5722237U (ja) * | 1980-07-15 | 1982-02-04 | ||
JPS5865497A (ja) * | 1981-09-22 | 1983-04-19 | 株式会社河合楽器製作所 | 電子楽器用アコ−ステイツク楽音シンセサイザ |
JPS6010908A (ja) * | 1983-06-30 | 1985-01-21 | Nippon Gakki Seizo Kk | デイジタル遅延装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0754430B2 (ja) | 1995-06-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |