JPS6262395A

JPS6262395A - エフエクト装置

Info

Publication number: JPS6262395A
Application number: JP60202700A
Authority: JP
Inventors: 半沢　耕太郎; 重則森川; 利久中村
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-09-13
Filing date: 1985-09-13
Publication date: 1987-03-19
Anticipated expiration: 2010-06-07
Also published as: JPH0754430B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、少なくともその要部を波形メモリを含むデ
ジタル回路と、電圧制御型フィルタとを用いて構成した
エフェクト装置に関する。

〔発明の背景〕

従来より楽器音に対し種々のエフェクト（効果）を付与
して、原音とはかなり相違する音響を得るようにした所
謂エフェクターが種々開発されているが、これらは、Ｂ
ＢＤ等の素子を用いるものが多く、Ｓ／Ｎ比が悪いなど
の欠点があった。また近年では、デジタルディレィ装置
と称されるデジタルメモリをもって、これに対して波形
信号を書込み、またディレィ時間の後読出すものも開発
されているが、出力信号は単調なものであり、好ましい
ものではなかった。

〔発明の目的〕この発明は、以上の点Ｋ１１ｉみてなされたもので、多
様なエフェクトを入力される原音に付加できるエフェク
ト装置を提供することを目的とする。

〔発明の要点〕

この発明は、上述した目的を達成するためになされたも
ので、入力される波形信号を、デジタル信号に変換し、
そのデジタル信号を波形メモリ手段に一度沓込み、この
書込まれたデジタル信号を複数の波形読出・書込チャン
ネルにて読出し、アナログ信号に変換後各波形読出・書
込チャンネル毎に独立的にフィルタ特性を可変可能な複
数の電圧制御型フィルタに印加し、音色制御をして音響
出力を得るようにしたことを要点とする。

〔実施例〕

以下１本発明を、外音信号をＰ　ＣＭ　（Ｐｕｌｓｅ　
ＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ　）などの変調を行っ
てデジタル記録し、それをキーボード楽器の音源信号と
して用いることができ所謂サンプリング機能を有する電
子楽器を用いて構成した一実施例につき説明する。

第１図は１本実施例の回路構成を示し、入力信号（ＩＮ
）は、入力アンプ１にて適宜増幅された後、アナログ加
算回路２に供給され、フィルター３に供給されて不要な
高域成分を適当に除去された後、サンプル・ホールド回
路（Ｓ／Ｈ）５にて適当なサンプリング周波数で、サン
プリングされた後＋Ａ／Ｄ変換器６に供給される。Ａ／
Ｄ変換器６では、入力するアナログ信号を対応するデジ
タル信号に変換し、発音制御部８に供給する。

この発音制御部８は、例えば４つの波形読出・書込チャ
ンネルを備え、夫々独立的に波形メモリ７に対する波形
信号の書込みまたは読出しができる。

この発音制御部８は、マイクロコンピュータ等からなる
ＣＰＵ９からの制御に基づき動作するようになっており
、その詳細は後述するが、この発音制御部８の４つの波
形読出・書込チャンネルに対応して時分割的に最大４音
に対応するデジタル信号が、波形メモリ７から読出され
て、Ｄ／Ａ変換器１０に時分割的に印加され、しかる後
、サンプル・ホールド回路（Ｓ／Ｈ）ｌｌａ〜ｌｉｄに
供給される。

このサンプル・ホールド回路１１ａ〜ｌｉｄは、後述す
るようなタイミング信号ｔ１〜ｔ、によって、各時分割
処理チャンネル時間毎に、サンプリング動作を行う。

そして、このサンプル・ホールド回路１１ａ〜ｌｉｄに
ホールドされた電圧信号は、ＶＣＦ（電圧制御型フィル
タ）１２ａ〜１２ｄに、対応して供給される。この夫々
のＶＣＦ１２ａ〜１２ｄ　　Ｋは、後述する電圧信号Ｆ
ＣＶＩ〜ＦＣＶ４が供給され、この電圧信号ＦＣＶＩ〜
ＦＣＶ４に従って、夫々独立的忙フィルタリング処理が
なされる。即ち、各電圧信号ＦＣＶＩ〜ＦＣＶ４によっ
て、例えばカットオフ周波数が可変され、ＶＣＦ１２ａ
〜１２ｄの夫々の出力は周波数特性が異なるようになる
。

そして、このＶＣＦ１２ａ　〜１２ｄは、ＶＣＡ（電圧
側＠現増幅器）１３３〜１３ｄヘフイルタリング後のア
ナログ波形信号を送出する。

このＶ　ＣＡ　１３　ａ〜１３ｄは、供給される制御電
圧信号ＡＣＶ１〜ＡＣＶ４により独立的にその増幅率が
制御され、ＶＣＦ１２ａ〜１２ｄより供給される波形信
号に対する出力レベル、あるいは音量エンベロープが決
定される。

そして、このＶＣＡ１３ａ〜１３ｄの出力信号は夫々各
チャンネルの出力０ＵＴ１〜０ＵＴ４として、外部に送
出され、適宜増幅された後音春信号として放音されると
とＫなる。また、このＶＣＡ１３ａ〜１３ｄの出力は、
アナログ加算回路１４に供給され、ミックスされて、ミ
ックス出力ＯＵＴＭＩＸとして、外部にとり出すことも
可能となっている。

また、上述した第４チヤンネルに対応するｖＣＦ１２ｄ
の出力と、アナログ加算回路１４の出力とは、上述した
ＣＰＵ９からの制御信号に従って切換動作をするアナロ
グスイッチ１５に供給される。

このアナログスイッチ１５は、ＶＣＦ１２ｄの出力と、
アナログ加算回路１４の出力とを選択して、ＶＣＡ（電
圧制御型増幅器）１６に供給する。

ＶＣＡＩ６では、供給される制御電圧信号ＡＣＶＯに応
じて増幅し、上述したアナログ加算回路２にフィードバ
ックして供給するようになる。

従って、入力アンプ１を介して供給される外音信号と、
波形メモリ７を読出して得られる波形信号とをこのアナ
ログ加算回路２にて混合して、再度、波形メモリ７に供
給することができ、いわゆるオーバーダビング機能を本
実施例では実現することが可能となる。なお、オーバー
ダビングをしないときは、ＶＣＡＩ　６に対する電圧制
御信号ＡＣＶＯをゼロレベルに設定する。

図中符号４は、演奏鍵や各種制御スイッチを有するキー
ボードと、各種状態表示を行う液晶表示パネル等とから
なるキーボード・表示部であって、ＣＰＵ９とこのキー
ボード・表示部４とはデータの授受を行う。

また、このＣＰＵ９は、ソフト処理によって、上述り、
　？、：　各制御信号ＦＣ■１〜ＦＣｖ４．ＡＣｖ１〜
換器群１７に供給し、夫々の電圧信号に変換せしめる。

このＤ／Ａ変換群１７は、制御信号ｃｖの個数に対応す
る個数のＤ／Ａ変換器を有していてもよく、あるいは、
ひとつのＤ／Ａ変換器を時分割的に使用し、サンプル・
ホールド回路と組合せて。

必要な個数の制御信号Ｃｖを得てもよい。

次に、発音制御部８の詳細回路構成を第２図を用いて説
明する。

Ａ／Ｄ変換器６から供給されるデジタル信号は、ゲート
８１を介して、波形メモリ７に供給されるほか、ゲート
８２を介してＤ／Ａ変換器１ｏへ送出される。

上述のゲート８１に対しては、ＣＰＵ９が発生する制御
指令に基づき、この発音制御部８内部の図示しない制御
回路から発生するリードライト信号Ｒ／Ｗが供給されて
、開閉制御がなされる。

即ち、波形メモリ７に波形信号を書込む場合はこのゲー
ト８１は開成され、波形メモリ７から波形信号を読出す
場合は、このゲート８１は閉成される。

また、上記ゲート８２には、制御回路からの制御信号に
基づき開閉信号発生装置８３からのゲート信号Ｇａｔｅ
が与えられ、上記ゲート８１を介して供給されるデジタ
ル信号を出力する場合、もしくは波形メモリ７から読出
されたデジタル信号を出力する場合に限り、このゲート
８２は開成され、その他の場合は、このゲート８２は閉
成されて。

その出力はゼロレベルに設定される。

第２図中符号８４は、４段の所定ビット数からなるシフ
トレジスタから構成されたアドレスレジスタであり、後
述するマスタークロックφ、で、シフト動作が行われる
。そして、このアドレスレジスタ８４は％４チャンネル
のアドレスレジスタとして時分割的に動作することにな
り、その最終段の内容は、波形メモリ７に対しアドレス
データとして供給され、上述したゲート８１を介して入
力する波形信号を、リードライト信号Ｒ／ＷがＬｏｗレ
ベルのときに限り、当該メモリアドレスに書込み、また
波形メそり７から、上記リードライト信号Ｒ／Ｗｂ；Ｈ
ｉｇｈレベルのときに、デジタル信号を当　　□該メそ
リアドレスから読出すようになる。

また、上記アドレスレジスタ８４の内容は、ゲート８５
に供給されるほか、開閉信号発生装置８３、制御回路に
供給される。

上記ゲート８５を介したアドレス信号は、加算器８６に
襖絵され、必要に応じてアドレス歩進を行うべく加減算
が実行された後、アドレスレジスタ８４にフィードバッ
クされる。

また、この加算器８６には、ゲート８７を介して、制御
回路からイニシャルアドレス（ＣＡ）が供給される。

即ち、ゲー）８５にはロード信号ＬＤが直接供給され、
ゲート８７には、インバータ８８を介して反転されて与
えられ、ロード信号ＬＤがＬｏｗレベルであれば、制御
回路からのイニシャルアドレス（ＣＡ）がゲート８７が
開成することＫより加算器８６に供給され、一方上記ロ
ード信号ｊがＨｉｇｈレベルであれば、ゲート８５が開
成して。

アドレスレジスタ８４からの内容が加算器８６に供給さ
れる。

上記加算器８６には、クロック発生回路８９からクロッ
ク信号が与えられ、音階周波数に従って波形メモリ７か
らデジタル信号を読出す際は、制御回路からのピッチデ
ータに応じたレートでクロック信号が加算器８６に与え
られるが、エフェクタ装置として本実施例が機能すると
きは、常時クロック信号が、このクロック発生回路８９
から発生し、加算器８６に供給されることになる。

第３図は、波形メモリ７のエリア分割の状態を示してお
り、例えばＮ個の波形情報が可変長で記録できるように
なっている。

次に、本実施例の動作につき説明する。第４図は、発音
制御部８の複数チャンネルの時分動処理状態と、サンプ
ルホールド回路１１ａ〜ｌｉｄに供給するタイミング信
号ｔ、〜ｔ４との関係を示しており、上述したように、
本実施例では４つの波形読出・書込チャンネルを時分割
構成で実現しており、各波形読出・書込チャンネル時に
、読出しくリード）処理を行うか、Ｖ込（ライト）処理
を行うかを選択的に指定できるようになっていて、第４
図に示す状態では、チャンネル１（ｃｈ４）の処理によ
って波形メモリ７に、フィルター３．サンプル・ホール
ド回路５、Ａ／Ｄ変換器６を介して得られる波形信号を
書込むようになっており。

その他のチャンネル２〜４（ｃｈ２〜４）は、波形メモ
リ７から、所定エリアのデジタル波形信号を読出すこと
が可能となっている。

また、上述したタイミング信号１．−１．は、夫々のチ
ャンネル（ｃｈｌ〜４）に対応する時間に。

ｈｉｇｈレベルをとるようになっていて、各チャンネル
時間でＤ／Ａ変換器１０から出力するアナログ波形信号
を、サンプル・ホールド回路１１ａ〜ｌｉｄにて、サン
プリングし、以降ホールドするようになる。

また、発音制御部８の各波形読出・書込チャンネルは、
独立的にリード・ライトするエリアを指定できるように
なっていて、例えば、チャンネル２．３．４で、第３図
のトーン１．２．３を読出し、それをＶＣＦ１２ｂ　〜
１２ｄ、ＶＣＡ１３ｂ　〜１３ｄにて処理制御し、アナ
ログ加算回路１４、スイッチ１５．ＶＣＡＩ　６を介し
て、アナログ加算器２へ供給し、必要に応じて外部音信
号とミキシングした後、サンプル・ホールド回路５．Ａ
／Ｄ変換器６を介して入力させ、チャンネル１の処理に
よって、トーンＮとして、再び波形メモリ７に記録する
、即ちオーバーダビング処理を行わせることも可能であ
る。

また、ＣＰＵ９からアナログスイッチ１５に対し、切換
信号を送出して、チャンネル４の処理によって波形メモ
リ７から読出された波形信号をサンプル・ホールド回路
１１ｄ、ＶＣＦ１２ｄを介しへ供給し、以下上述したの
と同様にして外部音信号とミキシングした後、波形メモ
リ７の所定エリアに書込むようにすることもできる。

次に、本実施例を、エフェクト装置として使用した場合
の動作につき第５図及び第６図を参照して説明する。

先ず、この動作を行うための波形メモリ７の使用領域は
、第６図に示すとおりアドレスｎからｍまでとすると、
発音制御部８内の制御回路は、第２図に示すアドレスレ
ジスタ８４に対し、イニシャルアドレスとしてチャンネ
ル１　（ｃｈｉ）にあってはｎ、チャンネル２　（ｃｈ
２）にあってはｎ−１゜チャンネル３　（ｃｈ３）にあ
ってはｎ−３、チャンネル４　（ｃｈ４）にあってはｎ
−６を入力する。

即ち、第５図に示すように、チャンネル１〜４の１サイ
クル間、ロード信号ＬＤ’ｔ　Ｌ　ｏｗレベルにセット
し、イニシャルアドレス（ＣＡ）として、チャンネル１
についてはｎ−１、チャンネル２についてはｎ−２、チ
ャンネル３についてはｎ−４、チャンネル４については
ｎ−７を入力し、加算器８６で＋１処理をして、上述し
た夫々の値をアドレスデータとして設定する。

そして、チャンネル１を、Ａ／Ｄ変換器６からのデジタ
ル信号を波形メモリ７に順次書込む処理を行うように、
上記リードライト信号Ｒ／ＷをＬｏｗレベルに設定し、
その他のチャンネル２〜４は、波形メモリ７からチャン
ネル１にて波形メモリ７に直前に書込んだデジタル信号
を読出す処理を行うように、上記リードライト信号Ｒ／
ＷをＨ３ｇｈレベルに設定する。

また、開閉信号発生装置８３からは、チャンネル１のタ
イミングでは、常に上記ゲート８２を開成するゲート信
号Ｑａｔｅを発生し、その他のチャンネル２〜４では、
アドレスレジスタ８４が、第６図に示すアドレスｎ以降
を指定するようになったときにはじめて、ゲート８２を
開成するようにする。

その結果、波形メモリ７には、チャンネル１の動作によ
って第６図に示すように波高値ｆ（ｎ）、ｆ　（ｎ＋１
）、ｆ　（ｎ＋ｚ）、・・・・・・が書込まれてゆくと
共に、そのデータは、ゲート８２を介して、Ｄ／Ａ変換
器１０に供給され、サンプル・ホールド回路１１ａ、Ｖ
ＣＦ１２ａ、ＶＣＡ１３ａ　　を介して音響信号に変換
され、放音出力されることになる。

また、チャンネル２においては、第５図に示すとおりチ
ャンネル１の動作によって波形メモリ７に書込まれたデ
ジタル信号を４チャンネル時間ディレィかけて、即ちＩ
　Ｔ　（Ｔ＝４Ｘチャンネル時間）おくれて、波形メモ
リ７から読出し、同様にチャンネル３においては、３Ｔ
デイレイかけて読出し、チャンネ／Ｌ／４においては６
Ｔデイレイかけて読出すようになる。

即ち、各チャンネル２〜４はイニシャルアドレス（ＣＡ
）として設定した差の値だけ、時間的にずれて第６図に
示す波高値に対応するデジタル信号をＤ／Ａ変換器１０
に送出する。

その結果、チャンネル２〜４の波形信号は、ＶＣＦ１２
ｂ〜１２ｄ、ＶＣＡＩ　３ｂ〜１３ｄを介して、出力さ
れ、原音であるチャンネル１の波形信号とは別の音色・
音量制御をして音響出力とすることもできる。

以下、チャンネル１が、Ａ／Ｄ変換器６を介して供給さ
れる波形信号を波形メモリ７に書込み。

それをチャンネル２では時間をＩＴずらせて、チャンネ
ル３では時間を３Ｔずらせて、チャンネル４では時間を
６Ｔずらせて夫々波形メモリ７から読出し、４個の音を
同時発生してゆき、第６図の波形メモリ７のアドレスｍ
に、アドレスデータが到達すれば、イニシャルアドレス
をｎ−１として再入力して、チャンネル１では波形メモ
リ７のアドレスｎから再度新たな波形信号を書込み、且
つそれをチャンネル２〜４は読出すようにすれば継続し
て、長時間の演奏に供し得るようになる。

なお、上記説明では、４チヤンネル全てを動作させて、
４音量時生成を可能としたが、それよりも少ないチャン
ネルを選択的に動作させて、原音と１乃至複数のディレ
ィがかかった音とを出力するようＫしてもよい。

また、上記説明では、チャンネル２．３．４のチャンネ
ル１に対するディレィ時間は、ＩＴ、３Ｔ。

６Ｔとしたが、キーボード・表示部４にて夫々指定可能
である。

以上のよ５に１本実施例においては、複数の波形読出・
書込チャンネルを用いて、波形メモリ７に波形信号を書
込みながら、それを夫々所定時間ずつディレィして読出
し、それを原音である波形信号と合成して出力し、しか
も各波形読出・書込チャンネル毎にＶＣＦ　１２ａ〜１
２ｄにて音色を可変制御したから、多様なディレィ効果
を実現できる。

また、各波形読出・書込チャンネル毎Ｋ　、ＶＣＡ１３
ａ〜１３ｄ　　を用いて独立的に、音電あるいは音量エ
ンベロープを可変制御して発生するようにしたから、更
に効果的な音響を得ることができる。

なお、上述した実施例にあっては、ＶＣＦ１２ａ〜１２
ｄ、ＶＣＡ１３ａ　〜１３ｄによって音色と音量とを可
変制御するようにしたが、更にその他の処理を波形信号
に施してもよい。

また、発音制御部８の回路構成としては、上記実施例の
よ５に時分割処理により複数の波形読出・書込チャンネ
ルを構成するもののほか、別個のハードウェアで、つま
りチャンネル数分同じ回路構成のものを使用して、複数
の波形読出・書込チャンネルを設けるものであってもよ
い。

更に、複数のチャンネルのうち、４！定のチャンネルを
、波形メモｌＪ７に波形信号を書込む書込専用のチャン
ネルとし、そのほかのチャンネルを、波形メモリ７から
波形信号を読出す読出専用のチャンネルとしてもよい。

本発明での「波形読出・書込チャンネル」とは、読出し
と書込みのいずれか一方のみ、あるいは双方の動作を可
能としたチャンネルのいずれも意味するものである。

また、上記実施例は、サンプリング機能を有する電子楽
器に本発明を適用したものであったが、本発明は専用の
回路構成をもつエフェクト装置として実現することがで
きることは勿論のことである。

〔発明の効果〕

この発明は、上述したように、簡単な回路構成にて、エ
フェクト装置を実現したため安価であり、しかも入力音
に基づく複数の音響を夫々電圧制御型フィルタのフィル
タ特性を可変して音色を制御してから同時に発生するよ
うにしたから、音楽的に好ましく、多様な演奏形態をと
ることが可能となるという効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその全体回路
構成図、第２図は発音制御部８の詳細回路構成図、第３
図は、波形メモリ７の分割使用状態図、第４図は本実施
例の基本的動作の説明図、第５図は、≠≠≠≠エフェク
ト装置として動作させたときのタイムチャートを示す図
、第６図は、第５図の動作状態を説明するための図であ
る。６・・・Ａ／Ｄ変換器、７・・・波形メモリ、８・・・
発音制御部、９・・ＣＰＵ、１０・Ｄ／Ａ変換器、１２
ａ〜１２　ｄ　・Ｖ　ＣＦ、１３ａ　〜１３ｄ−ＶＣＡ
、８１゜８２．８５，８７・・・ゲート、８４・・・ア
ドレスレジスタ、８６・・・加算器。

Claims

【特許請求の範囲】

（１）入力波形信号をデジタル信号に変換するアナログ
デジタル変換手段と、このアナログデジタル変換手段から出力するデジタル信
号を記憶する波形メモリ手段と、この波形メモリ手段に対し上記デジタル信号の読出し、
書込み処理を行う波形読出・書込チャンネルを複数有す
る制御手段と、この制御手段の１つの波形読出・書込チャンネルにより
上記アナログデジタル変換手段から供給される上記デジ
タル信号を上記波形メモリ手段に書込ませ、更にこの波
形メモリ手段に書込んだ上記デジタル信号を上記制御手
段の少なくとも２つの波形読出・書込チャンネルにより
読出させる手段と、上記制御手段の各波形読出・書込チャンネルに対応して
設けられ、各波形読出・書込チャンネル毎に独立的にフ
ィルタ特性を可変可能な複数の電圧制御量フィルタと、上記少なくとも２つの波形読出・書込チャンネルにより
読出される上記デジタル信号をデジタルアナログ変換し
、対応する上記電圧制御型フィルタに供給してフィルタ
リングした後、音響出力を得る手段とを具備したことを特徴とするエフェクト装置。
（２）上記アナログデジタル変換手段にて変換されて得
られる上記デジタル信号は、上記制御手段の上記少なく
とも２つの波形読出・書込チャンネルにより上記波形メ
モリ手段から読出される上記デジタル信号とともに、デ
ジタルアナログ変換された後対応する上記電圧制御型フ
ィルタに供給されてフィルタリングされることを特徴と
する特許請求の範囲第１項記載のエフェクト装置。
（３）上記制御手段は、上記少なくとも２つの波形読出
・書込チャンネルにより上記波形メモリ手段から上記デ
ジタル信号を読出す際のデイレイ時間を可変設定するこ
とができる可変設定手段を有することを特徴とする特許
請求の範囲第１項または第２項記載のエフェクト装置。