JPS6261355A - Ｍｏｓ型半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ポリシリコン電極下に拡散１ｋＮするＭＯ
Ｓ型半導体素子の製造方法に関する。

（従来の技術） ポリシリコン電極下に拡散層ｔ７にするＭＯＳ型半導体
素子の一具体例としては、ＭＯＳキャパシタがある。こ
のＭＯＳキャパシタの従来の製造方法を第２図を参照し
て説明する。

まず、第２図（ａ）に示すように半導体基板１の表面に
薄い熱酸化膜２全形成した後、その上に、ホトリングラ
フィ技術によシレジストノにターン、すなわち、拡散層
形成位置にて開口部３ｔ−有するレジスト４を形成する
。次に、レジスト４をマスクとして、該レジスト４の開
口部３から薄い熱酸化＠２を介して不純物上基板１にイ
オン注入する。

その後、レジスト４の除去、薄い熱酸化＠２のＨＦ水溶
液による除去全行った後、熱処理によるイオン注入不純
物の拡散を行って、第２図ら）に示すように拡散層５を
基板１内に形成し、さらに熱醗化によυ酸化［６ｔ−基
板１上の表面に形成する。

その後、第２図（ｅ）に示すように、導電性のある、ｔ
？　リシリコン層７會酸化膜６上に成長させる〇その後
、ポリシリコン層７をホトリソグラフィ技術によｐパタ
ーン化して、第２図（ｄ）に示すように拡散層５上のみ
にポリシリコン電極８として残し、さらに、酸化膜６ｔ
、ポリシリコン電極８下のみに残すようにＩ（Ｆ水溶液
によりエツチングする。

以上で、ポリシリコン電極８下に拡散層５紮有するＭＯ
Ｓキヤ・パシ・りが完成する。

（発明が解決しようとする問題点） しかるに、上記のような従来の方法では、拡散層５の形
成とポリシリコン電極８の形成’に、異なるホトリソグ
ラフィステップで行うため、位置のずれ金考えねばなら
ず、第２図（ｄ）に示す合わせ余裕Ｗ（例えば１．２μ
レベルのデザインルールでは０．３〜０．５μ、２μレ
ベルのデザインルールでは０．７〜１μ）が必要であり
、また、そのため、ポリシリコン電極８と拡散層５の位
置や形状の一致性が悪く、素子の大きさ・性能への制限
があった。

また、ホトリソグラフィステップが２回必要となること
により、工程が繁雑となった。

この発明は上記の点に鑑みなされたもので、その目的は
、ぼりシリコン電極下に拡散層會有するＭＯＢ型半導体
素子を製造する際に必要とされる合わせ余裕ｔなくシ、
なおかつ、ホトリングラフイステップの回数を減らすこ
とにある。

（問題点全解決するための手段） この発明では、半導体基板上にイオン注入のマスク層を
形成し、このマスク層に選択的に開口部を形成した後、
その開口部を介して前記半導体基板に不純物をイオン注
入し、その後、前記注入された不純物を拡散させて基板
内に拡散層？形成するとともに、その拡散層表面である
前記開口部の基板表面に酸化膜を形成した後、前記開口
部を含むマスク層上にポリシリコン層を形成し、さらに
その上に高粘度のレジス）ｔ！布して表面全平坦にし、
その後、前記レジストと前記ポリシリコン層とでエツチ
ングレートが等しいエツチングにより、前記レジストと
ポリシリコン層を、前記マスク層が露出するまでエツチ
ングし、さらに、その後、マスク層を除去する。

（作　用） この方法において、レジストとポリシリコン層とを１両
省でエツチングレートが等しいエツチングにより、マス
ク層が算出するまでエツチングすると、ポリシリコン層
は、イオン注入、換言すれば拡散層形成用のマスク層の
開口部にのみ電極として残る。すなわち、上記方法によ
れば、ポリシリコン電極は、エッチパックにより自己整
合的に形成されるのである。

（実施例） 以下この発明の実施例上図面全参照して説明する。

第１図はこの発明の第１の実施例を示す断面図である。

まず、第１図（ｍｌに示すように、シリコン半導体基板
１１上に２００人厚程度の熱酸化膜１２　、　Ｚｏ。

Ａ厚程度の窒化Ｈｘ　ａ　、　４ｏｏｏＡ（を極として
用いる導電性ポリシリコン膜厚＋約１割の余裕）厚程度
のＣＶＤ酸化膜１４を順次イオン注入のマスク層として
形成する。ここで、３層構造としているのは、このマス
ク層のエツチング全行う場合に。

単層の４００ＯＡ厚程度の膜であると、シリコン半導体
基板１１の表面にエツチングダメージなどが形成される
恐れがあシ、それ’ｋＭけるためである。

エツチングダメージの極めて少ないエツチングを用いる
のであれば、単層の良でもよい。

その後、ＣＶＤ酸化膜１４上に第１図（ｂ）に示すよう
にレジストパターン１５にホトリソグラフィにより形成
し１次いで、そのレジストノミターン１５をマスクとし
てＣＶＤｍ化膜１４の異方性エツチングおよび窒化＠１
３のエツチング全行うことにより、これらに開口部１６
を形成する。この時、窒化膜１３はＣＶＤ酸化膜１４の
異方性エツチングのストッパとなり、また、熱酸化膜１
２に窒化膜１３のエツチングのストツノぐとなって、エ
ツチングダメージがシリコン半導体基板１１の表面に発
生しにくいように作用する。また、ＣＶＤ酸化膜１４の
エツチングに異方性エツチング全周いるのは、蓋極形成
時に１を極のオーバーハングができないようにするため
である。

その後、ＣＶＤ［化膜１４および窒化［１３？ｃ−マス
クとして、該ＣＶＤＲ化＠１４および窒化膜１３の開口
部１６から熱酸化＠１２を通して基板１１に不純物全イ
オン注入する。

次に、レジストノぞターフ１５の除去、開口部Ｊ６内に
おけるＨ　Ｆ　７ｋ　ｋＸ液による熱酸化膜１２の除去
を行った後、熱処理によるイオン注入不純物の拡散を行
って、第１図（ｅ）に示すように拡散層１７ｒ、（基板
１１内に形成し、さらに熱酸化に↓シ、開ロ部１６内の
基板１１表面（拡散層１７の表面ともいえる）に酸化ｇ
、ｒ１６を形成する。

その後、開口部１６七含むＣＶＤ酸化膜１４上の全面に
第１図（ｄ）に示すように導電性ポリシリコン）１９全
成長させ、さらにその上に高粘度のレジスト２０を塗布
して表面全平坦にする。

しかる後、レジスト２０とポリシリコン層１９とでエツ
チングレートが等しい条件で、ＣＶＤ酸化膜１４の」二
面が露出するまで（実際は、罹災を期すため若干オーバ
ーエッチ全顎える）、レジスト２０とポリシリコン層１
９’にエツチングする。

すると、ポリシリコンｒｆｉｉ１９は、第１図（ｅ）に
示すように、開口部１６内にのみ、拡散層１７上に位置
するポリシリコン電極２１として残る。

その後、ＨＦ水溶液によるＣＶＤ酸化膜１４の除去１等
方性ドライエツチングによる窒化膜１３の除去、さらに
ＨＦ水溶液による熱酸化膜１２の除去を行い％第１図（
ｆ）の構造金得る。

第３図はこの発明の第２の実施例を示す。この第２の実
施例では、ぼりシリコン電極２１よ＃）Ｌだけ内側に追
い込んで拡散Ｈ１７ｔ＜形成する。

そこで、第２の実施例では、シリコン半導体基板１１上
に熱ば化膜１２．窒化膜１３およびＣＶＤ酸化嗅１４ｉ
形成し、このＣＶＤ酸化膜１４と窒化膜１３にレジスト
パターン全マスクとして開口部１６葡形成した後、イオ
ン注入？直ちに行う代わりに、レジストノミターンを除
去した上で、第３図（ａ）に示すように、開口部１６を
含むＣＶＤ酸化膜１４上の全面にポリシリコン層３１ｉ
形成する、続いて、このポリシリコン層３１ｉ異方性エ
ツチングすることにより、このポリシリコン層３１？］
ｌ−。

第３図（ｂ）に示すように、ＣＶＤ＋ｆｆ化膜１４およ
び窒化膜１３の開口部１６内壁に幅りのサイドウオール
３２として残す。ここで、Ｌは、ＣＶＤ酸化膜１４と窒
化膜１３の合計膜厚が３１００＾で、ポリシリコン層３
１の膜厚が４８００大の場合、０．１〜０．１５μでち
ゃ、また、ポリシリコン層３工の膜厚全１００ＯＡ増加
させると、約０．２μとなる。

また、サイドウオール３２の材料にポリシリコンを用い
たのは、サイドウオール３２形成のためのエツチングや
サイドウオール３２の除去の際。

ＣＶＤ酸化膜１４の形状の変化？少なくするためである
。

その後、サイドウオール３２により各辺りだけ小さくな
つ次間口部１６から不純物を基板１１にイオン注入する
（第３図（ｂ））。

その後、サイドウオール３２に硝フッ酸溶液により除去
し、さらに、開口部１６内の熱酸化膜１２’ｋＨＦ水溶
液により除去した後、熱処理を行うことにより、第３図
（ｃ）に示すように、開口部１６の外周部より（後述す
るポリシリコン電極２１より）Ｌだけ内側に追い込んだ
拡散層１７に基板１１内に形成する。さらに、熱酸化７
行うことにより、開口部１６内の基板１１表面に酸化膜
１８全形成する。

その後は、第１図の第１の実施例と同様にして。

開口部１６の大きさで第３図（ｄ）に下すようにポリシ
リコン電極２１ｔ−自己整合的に形成する。

第４図はこの発明の第３の実施例を示し、この発明上半
導体記憶装置のメモリセルのセルキャＡシタ（ＭＯＳキ
ャ／ぐシタ〕の製造方法に実際に応用した場合である。

まず、Ｐ型シリコン半導体基板４１のフィールＦ領域と
なる部分にチャネルストップ用のイオン打込みを行った
後１通常の方法でフィールド酸化七行い、第４図（ａ）
に示すようにフィールド厳化膜４２とチャネルストップ
不純物拡散領域４３？形成することにより、基板４１の
表面？フィールド領域とアクティブ領域に分ける。

次に、同第４図（、ｌ）に示すように、アクティブ領域
の基板４１表面に薄い熱酸化＠４４を形成した後、この
熱酸化膜４４およびフィールド酸化膜４２上に窒化膜４
５およびＣＶＤ酸化膜４６會順次形成する。

その後、第４図（ｂ）に示すように、フィールド領域と
アクティブ領域の両方に跨がるようにして開口部４ｌ−
ＣＶＤ酸化膜４６および窒化膜４５にホトリソグラフィ
によって形成する。

さらに、ホトリソグラフィで使用した図示しないレジス
ト？除去した後、ポリシリコンの成長。

異方性エツチング全行うことにより、同第４図（ｂ）の
ように、ＣＶＤ酸化膜４６および窒化膜４５の開口部４
７内墜にポリシリコンによるサイドウオール４８を形成
する。

そ・の後、サイドウオール４８によフその幅だけ小さく
された開口部４７金介して、その小さくされた開口部４
７に対応するアクティブ領域の基板４１内に所定の深さ
にＢ＋全イオン注入し、Ｐ＋領域４９（チャネルストッ
プ不純物拡散領域４３に接続される〕を形成する（第４
回申）〕。ここで　Ｂ＋のイオン注入（Ｐ＋領域４９の
形成〕會、サイドウオール４８の幅だけ託口部４７の内
側に追い込んだのは、Ｂは拡散係数が大きいため熱処理
を経ることにより隣接するトランスファゲート側へ拡散
し、トランスファゲートの特性に影響を与える恐れがあ
るため、その拡散余裕をとるためである。

その後、硝フッ酸によシサイドウオール４８を除去した
上で、今度はリン全開口部４７ｉ介して。

その開口部４７に対応するアクティブ領域の基板４１内
にイオン注入する。その後、お口部４７内におけるＩ（
Ｆ水溶液による熱酸化膜４４の除去を行った後、熱処理
によるイオン注入不純物（リン〕の拡散で行うことによ
ｐ１第４図（Ｃ）に示すようにＮ−領域５（１−前記Ｐ
＋領域４９上にて基板４１内に形成する。さらに、熱酸
化７行うことにより、同第４図（Ｃ）のように、開ロ′
１−Ａ４７内の基板４１表面に酸化膜５１全形成する。

続いて、導電性ポリシリコン層の全面成長、高粘度レジ
ストの塗布、エッチパック？行うことにより、ＣＶＤ酸
化膜４６および窒化１ａ４５の開口部４７内に残存ポリ
シリコン層からなるキャパシタ電極５２（ポリシリコン
電極〕？自己整合的に形成し、その後、第４図（ｄ）に
示すようにＣＶＤ酸化膜４６と窒化膜４５會除去する。

その後は、トランスファゲートとして、第４図（ｅ）に
示すように、トランスファゲート電極５３に熱酸化膜４
４上に形成するとともに、その両側にてソース・ドレイ
ン領域（Ｎ＋領領域５４（一方はセルキャパシタのＮ″
″領域５０に接続される）全基板４１内に形成する。そ
の後、ＰＳＧ成長、Ａ！配線形成など金行うことにより
半導体記ｔｉ装置社のメモリセルが完成する。

（発明の効果〕 以上詳細に説明したように、この発明の方法では、ポリ
シリコン電極ｒ１エッチパックにより１己整合的に形成
するようにしたので、ポリシリコン電極下に拡散層を有
する素子を製造する際に必要とされる合わせ余裕を不要
とすることができる。

したがって、素子の縮小化を図ることができるとともに
、ポリシリコン電極と拡散層の位置や形状の一致性が向
上し、素子の性能ｒ高めることができる。また、ホトリ
ソグラフィステップは１回とすることができ、工程の簡
略化で図ることができる。

【図面の簡単な説明】

（囚　面） 第１図はこの発明のＢ！１０　Ｓ型半導体素子の製造方
法の第１０実施例を示す断面図、第２図は従来のＭＯＳ
キャパシタの製造方法を示す断面図、第３図および第４
図はこの発明の第２および第３の実施例會示す断面図で
ある。 １１・・・シリコン半導体基板、１２・・・熱酸化膜、
１３・・・窒化膜、１４・・・ＣＶＤ醒化膜、１５・・
・レジストパターン％　１６・・・開口部、１７・・・
拡散層、１８・・・酸化膜、１９・・・導電性ポリシリ
コン層、２０・・・レジスト、２１・・・ポリシリコン
’Ｆ１極、４１・・・Ｐ型シリコン半導体基板、４４・
・・熱官化膜、４５・・・窒化模、４６・・・ＣｖＤ酸
化酸化種７・・・開口部、４９・・・Ｐ領域、５０・・
・Ｎ−領域、５１・・・酸化膜、５２・・・キャノにシ
タ電極− 特許出願人　　沖電気工業株式会社 第１図 イ庭来方五ｆ二禾象断面図 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上にイオン注入のマスク層を形成し、
   このマスク層に選択的に開口部を形成する工程と、 （ｂ）その開口部を介して前記半導体基板に不純物をイ
   オン注入する工程と、 （ｃ）その後、前記注入された不純物を拡散させて基板
   内に拡散層を形成するとともに、その拡散層表面である
   前記開口部の基板表面に酸化膜を形成する工程と、 （ｄ）その後、前記開口部を含むマスク層上にポリシリ
   コン層を形成し、さらにその上に高粘度のレジストを塗
   布して表面を平坦にする工程と、 （ｅ）その後、前記レジストと前記ポリシリコン層とで
   エッチングレートが等しいエツチングにより、前記レジ
   ストとポリシリコン層を、前記マスク層が露出するまで
   エッチングし、ポリシリコン層を電極としてマスク層の
   開口部にのみ残す工程と、 （ｆ）その後、前記マスク層を除去する工程とを具備し
   てなるＭＯＳ型半導体素子の製造方法。