JPS6260818B2 - - Google Patents

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JPS6260818B2
JPS6260818B2 JP54166211A JP16621179A JPS6260818B2 JP S6260818 B2 JPS6260818 B2 JP S6260818B2 JP 54166211 A JP54166211 A JP 54166211A JP 16621179 A JP16621179 A JP 16621179A JP S6260818 B2 JPS6260818 B2 JP S6260818B2
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Description

【発明の詳細な説明】 本発明は、洩れ電流を減少させ得る半導体装置
の製造方法に関する。
MOS ICでは集積度向上などの目的でソース、
ドレイン領域が浅くなり、それに伴なつて使用不
純物はリン（Ｐ）からヒ素（As）に、また不純
物導入方法は熱拡散からイオン打込みに変る傾向
にある。しかしヒ素はリンに比べて径が大きい故
かイオン打込みによる基板の損傷が大きく、欠陥
が多く発生して逆電圧印加時のリーク電流が大き
いなどの特性が劣化する欠点がある。リーク電流
については、基板へ直接ヒ素を打込まず、基板表
面に酸化膜を形成して該酸化膜を介してヒ素イオ
ン打込みを行なうと効果がある、即ちリーク電流
が減少することが報告されている。これは酸素の
ノツクオン効果が原因とされており、ヒ素打込み
により酸化膜中の酸素原子がシリコン原子より分
離して基板中に入ることが一因であると思われ
る。それなら基板へ酸素イオンを直接打込んでは
と考え、実験した所、好結果を得た。
しかしこの方法ではジヤンクシヨンの特性は確
かに改善されるが表面リークの問題が改善されな
い。本発明はこの表面リークをも改善し得る半導
体装置の製造方法、特にヒ素不純物導入層の形成
方法を提供しようとするものである。本発明の半
導体装置の製造方法は半導体基板にヒ素イオンを
打込んで浅いソース、ドレイン領域を形成し、次
いで全面に絶縁膜を被着しかつエツチングしてソ
ース、ドレイン電極窓をあけ、該電極窓を通して
ソース、ドレイン領域の表面部に酸素などの欠陥
に対するゲツター作用を持つ原子をイオン打込み
する工程を有することを特徴とするが、次に図面
を参照しながらこれを詳細に説明する。
第１図は別途提案した方法を示す。この方法で
はｐ型シリコン半導体基板１０に選択酸化法など
によりフイールド酸化膜１２を形成し、活性領域
にはゲート酸化膜１４および多結晶シリコンのゲ
ート電極１６を形成した、通常のMOS製造工程
のゲート電極製造までの状態を示す。次は同図ｂ
に示すようにヒ素イオンAs+を打込んで１μｍ以
下というような浅いソース、ドレイン領域１８，
２０を作るが、本方法ではこの次に同図ｃに示す
ように酸素イオンO+をイオン注入する。基板に
打込まれた酸素イオンを×印で示す。この基板に
打込まれた酸素はピンニング効果つまり再結合中
心などの欠陥部を取込んで従つて一種のゲツター
作用を行なつてキヤリヤのライフタイムを長くす
る効果があると考えられる。この酸素イオンを打
込んだシヤロージヤンクシヨンは逆電圧印加時の
リーク電流が小さいことが、実験的に確められて
いる。
本発明の製造工程を第２図に示す。この第２図
の方法では第１図ａと同様にｐ型シリコン基板１
０にフイールド酸化膜１２を形成し、活性領域に
はゲート酸化膜１４およびゲート電極１６を形成
した状態でヒ素イオンAsを打込み、ソース、ド
レイン領域１８，２０を作る。つまり第２図ａは
第１図ｂと同じ状態である。次に第２図ではｂに
示すようにPSG膜２２を被着し、該膜にソース、
ドレインおよびゲート電極窓１８ａ，２０ａおよ
び１６ａをあける。次にｃに示すように酸素イオ
ンO+を打込む。×印は基板中に打込まれた酸素を
示す。酸素の代りとしてはC+、F+、Ar+などの
使用も考えられる。この基板中に打込まれた酸素
も再結合中心を取込むなどのゲツター作用を行な
うが、酸素打込みは第１図のようにソース、ドレ
イン拡散窓を通して行なうのではなく、ソース、
ドレイン電極窓を通して行なうので第２図ｃに示
すように酸素はソース、ドレイン電極とソース、
ドレイン領域との接触部に局在している（酸素イ
オンの打込み深さは浅くする）から、再結合中心
などの欠陥はソース、ドレイン領域の周辺にはな
く、上記接触部近傍に局在させることが期待でき
る。このためソース、ドレイン領域１８，２０と
基板１０とのジヤンクシヨン部は勿論、ソース、
ドレイン領域の表面を通つて洩れる電流も減少さ
せることができ、逆電圧印加時のリーク電流を大
幅に減少させることが可能である。
この点を更に説明すると、第１図の方法ではヒ
素イオンによるソース、ドレイン形成時に用いた
窓と同じ窓を通して酸素イオンを注入するので、
酸素イオン注入を浅く行なつたとしても表面付近
では全面に、従つて接合面近傍にも酸素イオンが
存在する。これは、酸素イオンのゲツタリング効
果即ち周囲の結晶欠陥を引き寄せてとどめてしま
う効果を考えると、接合面近傍にも結晶欠陥をと
どめておくことになり、表面リーク電流の発生を
招く。しかし本発明のようにソース、ドレイン拡
散窓ではなく、それより狭いソース、ドレイン電
極窓を通して酸素イオンを浅く注入すると、酸素
イオンは第２図ｃのようにソース、ドレイン領域
の表面中央部に局在し、結晶欠陥をこゝへ引き寄
せ、とどめてしまうので、接合面付近は結晶欠陥
の少ない領域になり、逆電圧印加時の接合リーク
電流も表面リーク電流も減少する。
ヒ素イオンの打込みは120KeV、４×1015cm-3
で、また酸素イオンの打込みは20〜25KeV、３×
1013cm-3で行ない、これは第１図も第２図も同じ
である。ゲート酸化膜の厚さは約1000Å、多結晶
ゲート電極の厚さは約4000Å、フイールド酸化膜
の厚さは約8000Å、PSG膜の厚さは約10000Åで
ある。120KeV、Asイオン注入の接合深さは約
2000Åであり、20KeV、酸素イオン注入領域の中
心部の深さ（Rp）は430Å、幅（ΔRp）は200Å
であり、2000Å≫430Å＋200Åとなる。酸素イオ
ン注入を更に低加速エネルギで行なうことは可能
であり、これによりソース、ドレイン領域の表面
中央部に局在させることができる。
ゲート制御ダイオードのジヤンクシヨンリーク
電流のリーク電流ＩL対ゲート電圧ＶG特性におい
て、ＶG負領域におけるＩL増加は表面近傍の結晶
欠陥が原因と考えられるが、上記方法によりＩL
増加を抑えることができた。
第４図はヒ素イオンと酸素イオンを注入した本
発明の、また第５図はヒ素イオンのみを注入した
場合の逆バイアス電圧対接合リーク電流特性を示
す。これらを対比すれば明らかなように、本発明
では１桁程度リーク電流を減少させることができ
る。
なお第２図ｂのPSG膜被着、ソース、ドレイン
電極窓開き後にはPSGを軟化溶融させる熱処理が
入る。この熱処理は本工程では酸素イオンも打込
んだｃ図の状態で行なう。
ダイナミツク型メモリセル（１トランジスタセ
ル）は第３図に示すように基板１０にソース領域
Ｓおよびドレイン領域Ｄを形成し、また該基板上
に絶縁膜を介してゲート電極Ｇおよびキヤパシタ
電極Ｃを形成したものが代表的であるが、このド
レイン領域Ｄが表面リークの多いものであると、
点線で示すキヤパシタ電極Ｃ下の基板部分に生じ
た空乏層に蓄積された電荷つまり記憶情報がドレ
インＤを通して流失してしまうからリフレツシユ
を頻繁に行なわねばならない。本発明はかゝる素
子などに適用して効果的である。
以上説明したように本発明によれば接合リーク
および表面リークを抑えることができ、ヒ素イオ
ン打込みのシヤロージヤンクシヨンの特性を改善
することができ、高集積度のMOS LSIなどに適
用して効果がある。
【図面の簡単な説明】
第１図ａ，ｂ，ｃは別途提案の製造工程の説明
図、第２図ａ，ｂ，ｃは本発明の実施例を示す製
造工程図、第３図は１トランジスタセルの説明
図、第４図および第５図は逆バイアス電圧対接合
リーク電流の特性図である。 図面で１０は半導体基板、１８，２０はソー
ス、ドレイン領域、２２は絶縁膜、１８ａ，２０
ａはソース、ドレイン電極窓である。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板にヒ素イオンを打込んで浅いソー
    ス、ドレイン領域を形成し、次いで全面に絶縁膜
    を被着しかつエツチングしてソース、ドレイン電
    極窓をあけ、該電極窓を通してソース、ドレイン
    領域の表面部に酸素などの欠陥に対するゲツター
    作用を持つ原子をイオン打込みする工程を有する
    ことを特徴とした半導体装置の製造方法。
JP16621179A 1979-12-20 1979-12-20 Manufacture of semiconductor device Granted JPS5693367A (en)

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