JPH0237771A - Ｓｏｉ基板 - Google Patents

Ｓｏｉ基板

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JPH0237771A
JPH0237771A JP63186872A JP18687288A JPH0237771A JP H0237771 A JPH0237771 A JP H0237771A JP 63186872 A JP63186872 A JP 63186872A JP 18687288 A JP18687288 A JP 18687288A JP H0237771 A JPH0237771 A JP H0237771A
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silicon semiconductor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造過程で発生する汚染をゲッタリングす
る機能を有するＳｏｌ基板に関し、掻めて簡単な手段で
ゲッタリング機能をもたせた貼り合わせ方式のｓｏｒ基
板を提供することを目的とし、 表面に二酸化シリコン膜が形成された支持側基板と、該
支持側基板の二酸化シリコン膜に対向して貼り合わされ
二酸化シリコン膜及びそれに連なるイントリンシック・
ゲッタリング・サイト層からなる能動側基板と、該能動
側基板上に形成されたエピタキシャル成長シリコン半導
体能動層とを備えてなるよう構成する。
〔産業上の利用分野〕
本発明は、半導体装置の製造過程で発生する汚染をゲッ
タリングする機能を有する５ｏｌ（ｓｉｌｉｃｏｎ　　
ｏｎ　　１ｎｓｕｌａｔｏｒ）基板に関する。
半導体装置を高性能化するのに有効な半導体結晶基板と
してＳＯＩ基板が知られている。
一般に、半導体結晶基板に於いては、半導体装置の製造
過程で発生する汚染をゲッタリングすることが必要であ
る。
然しなから、ＳＯＩ基板では、その構成上、ゲッタリン
グ機能をもつものを得ることは困難である為、その点が
高性能化する場合の隘路になっている。
〔従来の技術〕
一般に、ＳＯＩ基板を得るには、例えば二酸化シリコン
（ＳｉＯｚ）上に多結晶シリコン膜を成長させ、その多
結晶シリコン膜にレーザ・ビームなどを照射して単結晶
化する技術、或いは、単結晶シリコン基板上に５ｉ０２
膜を形成したものを二枚用い、Ｓ　ｉ　Ｏ２膜を対向さ
せて貼り合わせる技術などが知られている。
このうち、貼り合わせに依ってＳｏｌ基板を得る方法は
、近年、その貼り合わせ技術が著しく進歩したこともあ
って、前記レーザ・ビームでアニールする技術よりも有
望視されている。
〔発明が解決しようとする課題〕
前記５ｉ０２膜を形成した単結晶シリコン基板を二枚貼
り合わせて構成したＳＯＩ基板にゲッタリング機能をも
たせることは甚だ困難である。
一般に、半導体基板に於けるゲッタリング機能には、エ
クストリンシック・ゲッタリングとイントリンシック・
ゲッタリングに大別される。
エクストリンシック・ゲッタリングはシリコン半導体基
板の裏面に外部から歪を与え、それをゲッタリング・サ
イトとするものである。
イントリンシック・ゲッタリングは、例えば、チョクラ
ルスキー（Ｃｚｏｃｈｒａ　ｌ５ｋｉ　：ＣＺ）法で作
成されたシリコン半導体基板には、通常、Ｉ　Ｘ　１０
Ｉ８（ｃｍ−”）程度の酸素（（０４）　）が含まれて
いるので、そのシリコン半導体基板を熱処理することに
依って５ｉ０２として析出させ、それをゲッタリング・
サイトとするものである。
前記ＳｉＯ２膜をもつ単結晶シリコン基板を二枚貼り合
わせて構成したＳＯ■基板の場合には、勿論、その中間
にＳ　ｉ　Ｏ２膜が存在するので、エクストリンシック
・ゲッタリング機能をもたせることは不可能である。
また、ＳＯＩ基板を作成してからイントリンシック・ゲ
ッタリング機能をもたせる処理を施すことも不可能であ
る。即ち、ＳＯＩ基板に於いて、半導体素子を形成する
側の単結晶半導体層は厚さを略５　〔μｍ〕程度にする
ことが必要であり、そこにゲッタリング・サイト層及び
半導体素子を作り込む為の能動層を形成することはでき
ない。
即ち、通常、ＣＺ法で作成したシリコン半導体基板にイ
ントリンシック・ゲッタリング機能をもたせる場合には
、 （１）　　シリコン半導体基板を１０００（’Ｃ）以上
の温度で熱処理を施し、表面（及び裏面）近傍の〔０，
〕を外外拡散させてデヌーデソド・ゾーン（ｄｅｎｕｄ
ｅｄ　　ｚｏｎｅ：ＤＺ）、即ち、ＤＺＪｉを生成させ
る。
（２１４００（”Ｃ）〜６００（’Ｃ）程度の温度で熱
処理を施し、ゲッタリング・サイトを生成させる。
（３１１０００（’Ｃ）以上の温度で熱処理を施し、ゲ
ッタリング・サイトの成長を行う。
などの工程を採っている。
一般に、前記のようにして生成させたＤＺ層に半導体素
子を作り込むのであるが、その厚さは略２０〔μｍ〕程
度である。
従って、このようにしてイントリンシック・ゲッタリン
グ機能をもたせたシリコン半導体基板を貼り合わせてＳ
ｏｌ基板となし、その半導体素子を作り込む側を研摩し
て５〔μｍ〕程度にした場合、中間に在るＳｉＯ２膜上
にはゲッタリング・サイト層が存在しない能動層のみが
残ることになる。
このように、従来技術に依ったのでは、ＳＯ■基板にゲ
ッタリング機能をもたせることが不可能であり、半導体
装置を製造する工程中の汚染に依る素子特性の劣化を防
ぐことができない。
本発明は、極めて間車な手段でゲッタリング機能をもた
せた貼り合わせ方式のＳＯＩ基板を提供しようとする。
〔課題を解決するための手段〕 第１図乃至第５図は本発明の詳細な説明する為の工程要
所に於けるシリコン半導体ウェハの要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。
第１図参照 （１）　　例えばＣＺ法で作成したシリコン半導体装置
側基板１を用意する。
この能動側基板１には〔Ｏ１〕が含まれていることは云
うまでもない。
第２図参照 （２）熱処理を行ってＳ　ｉ　Ｏ２からなるゲッタリン
グ・サイト２を生成させる。尚、この熱処理ではＤＺ層
は形成されないようにする。
第３図参照 （３）酸化性雰囲気中で熱処理を行って能動側基板１の
表面に５ｉ０２膜３を形成する。
第４図参照 （４）　　シリコン半導体支持側基板４を用意し、酸化
性雰囲気中で熱処理を行って表面に５ｉ０２膜５を形成
する。
（５）支持側基板４に於けるＳ　ｉ　Ｏ２膜５と能動側
基板１に於けるＳｉＯ２膜３とを対向させて貼り合わせ
る。
（６）能動側基板１を研摩することに依って薄層化する
。このようにすると、能動側基板ｌとしては、Ｓ　ｉ０
２膜３上にゲッタリング・サイト層が存在している状態
となる。
（７）ゲッタリング・サイト層からなる能動側基板ｌ上
にシリコン半導体能動層６をエピタキシャル成長させる
。
このようにして形成されたシリコン半導体能動層６の下
地はゲッタリング・サイト層であることから、汚染が少
ない、即ち、結晶欠陥が少ないものとなり、特性良好な
半導体素子を形成することができる。
このようなことから、本発明に依る５０１基板では、表
面に二酸化シリコン膜（例えば５ｉｏｚ膜１２）が形成
された支持側基板（例えば支持側基板１１）と、該支持
側基板の二酸化シリコン膜に対向して貼り合わされ二酸
化シリコン膜（例えば５ｉ０２膜１４）及びそれに連な
るイントリンシック・ゲッタリング・サイト層からなる
能動側基板（例えば能動側基板１３）と、該能動側基板
上に形成されたエピタキシャル成長シリコン半導体能動
層（例えばシリコン半導体能動層１６）とを備えている
。
〔作用〕
前記手段を採ることに依り、貼り合わせ方式のＳＯＩ基
板に於けるＳ　ｊ　０２膜上の能動側にはイントリンシ
ック・ゲッタリング・サイト層が存在しているので、そ
の上に形成された半導体素子を作り込む為のエピタキシ
ャル成長シリコン半導体層に発生する製造工程中の汚染
を充分に捕捉することができ、その半導体素子は欠陥が
少ない特性良好なものとなる。
〔実施例〕
第６図乃至第１２図は本発明一実施例を解説する為の工
程要所に於ける半導体ウェハの要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。
第６図参照 （１）例えば単結晶シリコン半導体からなる支持側基板
１１を用意する。
この支持側基板１１としては、単結晶シリコン半導体の
外、多結晶シリコン、化合物半導体、セラミック、高融
点金属、石英などを採用することが可能である。
第７図参照 （２）酸化性雰囲気中で熱処理を行うことに依って支持
側基板１１に厚さ１０００　（人〕〜１　〔μｍ〕程度
のＳｉｏ２膜１２膜形２する。
支持側基板１１がシリコン半導体以外の材料である場合
には、多結晶シリコン膜を成長させてから酸化させたり
、化学気相成長（ｃｈｅｍｉｃａｌ　　ｖａｐｏｒ　　
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依
って５ｉＣ）４膜を直接形成すれば良い。
第８図参照 ｆ３１ｃＺ法で作成された単結晶シリコン半導体からな
る能動側基板１３を用意する。
この能動側基板Ｉ３には（Ｏｉ）がｌＸ１０１７（ｄ−
”３以上合まれでいるものとする。
第９図参照 （４）　　例えば、４５０　［’）　で５　Ｃ時間〕の
熱処理並びに１１００（’Ｃ）で１　〔時間〕の熱処理
をして、Ｓ　ｉ　Ｏ２からなるゲッタリング・サイトｌ
５の析出及び成長を行う。
（５）酸化性雰囲気中で熱処理を行うことに依って能動
側基板１３に厚さ〜２０００　（人〕程度のＳ　ｉ　Ｏ
２膜１４を形成する。
第１０図参照 （６）支持側基板１１と能動側基板１３とを対向させ、
圧着して貼り合わせる。
この場合の諸条件を例示すると次の通りである。
温度：１０００（℃） パルス電圧：±３００（Ｖ） 時間：５　〔分〕 第１１図参照 （７）能動側基板１３を研摩することに依って厚さ例え
ば３　〔μｍ〕程度に薄層化する。
この研摩には、／１２０３からなる研摩剤、ケミカル・
エツチング剤を用いると良い。
このようにすると、能動側基板１３がゲッタリング・サ
イト層のみで構成されることになるのは前記本発明の詳
細な説明した通りである。
第１２図参照 （８）ゲッタリング・サイト層からなってりる能動側基
板１３上に厚さ例えば１　〔μｍ〕程度のシリコン半導
体能動層１６をエピタキシャル成長させる。
この能動層１６は欠陥が少ない良質なものとなることは
前記した通りである。
本発明に依るＳｏｌ基板、例えば、ゲッタリング・サイ
ト層の層厚を１　〔μｍ〕、また、能動層の層厚を２〔
μｍ〕としたもの、そして、従来技術に依るＳＯＩ基板
、即ち、ゲッタリング・サイト層がなくシリコン半導体
基板を薄層化して層厚を３　ｃμｍ〕としたものをそれ
ぞれ用いてＭＯＳダイオードを形成し、少数キャリヤの
ライフ・タイムを測定したところ、本発明に依るＳＯＩ
基板では、８００±１００　〔μｓ〕、従来技術に依る
それでは、５００±２００　Ｃμｓ〕であり、本発明に
依るものの方が絶対値が蟲かに大きく、また、そのバラ
ツキも少なかった。従って、本発明に依るＳｏｌ基板を
用いれば、当然、ジャンクション・リーク電流は少なく
、また、ダイナミック・ランダム・アクセス・メモリ　
（ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅｓｓ　
　ｍｅｍｏｒｙ：ＤＲＡＭ）の場合には、その情報保持
特性が優れているなど、素子特性も製造歩留りも共に向
上することは明らかである。
第１３図は本発明を実施して得たＳｏｌ基板を用いて構
成した相補型ＭＯ３（ｃ　ｏｍｐ　１　ｅｍｅｎｔａｒ
ｙ　　ｍｅｔａｌ　　ｏｘｉｄｅ　　ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ：ＣＭＯ３）電界効果半導体装置の要部切断
側面図を表し、第６図乃至第１２図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
図に於いて、１６Ｐは能動層１６に形成されたｐ型ウェ
ル、１６Ｎは能動層１６に形成されたｎ型ウェル、１７
はＳ　ｉ０２からなる素子間分離絶縁膜、１８Ｎはｎチ
ャネル・トランジスタに於ける５ｉ０２からなるゲート
絶縁膜、１８Ｐはｎチャネル・トランジスタに於けるＳ
　ｉ　Ｏ２からなるゲート絶縁膜、１９Ｎはｎチャネル
・トランジスタに於ける多結晶シリコン・ゲート電極、
１９Ｐはｎチャネル・トランジスタに於ける多結晶シリ
コン・ゲート電極、２ＯＮはｎチャネル・トランジスタ
に於けるｎ＋＋ソース領域、２０Ｐはｎチャネル・トラ
ンジスタに於けるｐ＋＋ソース領域、２１Ｎはｎチャネ
ル・トランジスタに於けるｎ＋型トドレイン領域２１Ｐ
はｎチャネル・トランジスタに於けるｐ＋型トドレイン
領域それぞれ示している。
図から明らかなように、このＣＭＯ３電界効果半導体装
置では、ｐ型ウェル１６Ｐ及びｎ型ウェル１６Ｎの下に
はゲッタリング・サイト１５が存在しているので、製造
工程中の汚染を捕捉することができ、例えば、ゲート絶
縁膜１８Ｎ及び１８Ｐの耐圧劣化やジャンクション・リ
ークを防止することができ、勿論、通常のＳｏ１基板を
用いて形成したものと同様、ｎチャネル・トランジスタ
及びｎチャネル・トランジスタはＳ　ｉ　Ｏ２に依って
完全に分離されているから、ランチ・アップ・フリーを
容易に実現することができ、また、ソース領域２ＯＮ及
び２０Ｐ、ドレイン領域２１Ｎ及び２１ＰはＳ　ｉ　Ｏ
Ｚからなる素子間分離絶縁膜１７に接していることから
、空乏層の伸びは抑止され、寄生容量を小さくすること
ができ、スイッチング・スピードは高い。
〔発明の効果〕
本発明に依るＳｏｌ基板に於いては、ＳｉＯ２膜が形成
された支持側基板と二酸化シリコン膜及びイントリンシ
ック・ゲッタリング・サイト層からなる能動側基板とが
貼り合わされ、能動側基板上にはシリコン半導体能動層
がエピタキシャル成長されている。
前記構成を採ることに依り、貼り合わせ方式の８０１基
板に於けるＳ　ｉ　Ｏ２膜上の能動側にはイントリンシ
ック・ゲッタリング・サイト層が存在しているので、そ
の上に形成された半導体素子を作り込む為のエピタキシ
ャル成長シリコン半導体層に発生する製造工程中の汚染
を充分に捕捉することができ、その半導体素子は欠陥が
少ない特性良好なものとなる。
【図面の簡単な説明】
第１図乃至第５図は本発明の詳細な説明する為の工程要
所に於ける半導体ウェハの要部切断側面図、第６図乃至
第１２図は本発明一実施例を説明する為の工程要所に於
ける半導体ウェハの要部切断側面図、第１３図は本発明
に依るＳｏ１基板を用いて作成したＣＭＯ３電界効果半
導体装置を説明する為の要部切断側面図をそれぞれ表し
ている。 図に於いて、ｌはシリコン半導体能動側基板、２はゲッ
タリング・サイト、３はＳ　ｉ０２膜、４はシリコン半
導体支持側基板、５はＳ　ｉ　Ｏ２膜、６はエピタキシ
ャル成長のシリコン半導体能動層をそれぞれ示している
。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第３図 第２図 第４図 第９図 第１０図 第１１図 第１２図

Claims (1)

  1. 【特許請求の範囲】 表面に二酸化シリコン膜が形成された支持側基板と、 該支持側基板の二酸化シリコン膜に対向して貼り合わさ
    れ二酸化シリコン膜及びそれに連なるイントリンシック
    ・ゲッタリング・サイト層からなる能動側基板と、 該能動側基板上に形成されたエピタキシャル成長シリコ
    ン半導体能動層と を備えてなることを特徴とするＳＯＩ基板。
JP63186872A 1988-07-28 1988-07-28 Ｓｏｉ基板 Granted JPH0237771A (ja)

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