JPS625441A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、命令実行権を制御できる情報処理装置に関し
、特に命令実行時の各内部資源の参照権を独立に制御す
る。二とが可能な情報処理装置に関する。

叉来の技術 従来、情報処理装置の内部資源の参照権は、命令のオペ
レーション自身を「特権命令」と「非特権命令」との２
つに分類することで制御されていた。即ち、情報処理装
置は自身が特権状態か非特権状態かを区別するための実
行状態（多くの場合プログラムステータスワード（ＰＳ
Ｗ）ニブログラム状態語などの一部である）レジスタを
持ち１、−れに従って特権状態ではすべての命令の実行
を許可し、一方弁特権状態では非特権命令の実行だけを
許可していた。いいかえれば、非特権モードでは特権命
令の実行は禁止され、これによって重要な内部資源の操
作はすべて特権命令で扱い、非特権命令による内部資源
のもれを保護していた。

発明が解決しようとする問題点 しかしながら、上述した従来の情報処理装置においては
、以下にのべるように仮想計算機システムを実現したと
き、特権命令の実行時に性能の低下を招くという欠点が
ある。

ここ数年来仮想計算機システム（以下、ＶＭという）の
実用化が進んでいる。ＶＭは目的に応じた複数のオペレ
ーティングシステムすなわちＯ３を１つの計算機システ
ム上で実現するために提案されたもので、幾つかの実用
システムが既に運用されている。

実マシン上で１つ又は複数のＯ８を稼動させるソフトウ
ェアはＶＭモニタと呼ばれるが、ここではＶＭモニタの
ことを「ホスト○ｓ」、■Ｍモニクによって管理される
１つ又は複数のＯ８を総称して「ゲストＯ３Ｊと呼ぶ。

また実マシンとポス）Ｏ３とで実現される１つ又は複数
のマシン・インターフェースヲ「仮想マシン」と呼ぶ、
各ゲストＯ８はそれぞれに対応する仮想マシン上で動作
する。

ホス）Ｏ５は、実マシン上で各仮想マシンの資源管理ス
ケジューリングや実行順序の制御およびディスパッチ処
理を担当するほかに、ゲストｏｓの特権命令をシミュレ
ートする役目を持つ。通常、ＶＭにおいて実マシンが特
権状態で走行するのはホストＯ８のみであり、ゲストｏ
ｓは実マシンの非特権状態でのみ走行する故、特権命令
を直接実行することはできない。しかし、ゲストＯ８（
ま自身が特権状態で走行するものと仮定して作製されて
いるために、ゲストＯ８の特権命令はそのままＶＭ上で
も動くことが要求される。このため、一般的にはゲスト
Ｏ８の特権−命令検出時には、特権命令例外としてホス
）Ｏ３の例外処理ルーチンによってゲストＯ８の特権命
令をシミュレートする方法が採用されている。この方法
によればゲストＯ８が特権命令を実行する毎に、必ずホ
ストＯ３の例外処理ルーチンが起動される。従って、実
行に際し、直接特権命令を実行する場合に比べて大きな
性能劣化が生じる。これを改良するだめの手法として、
例外を発生させずにファームウェアでゲストＯ８の特権
命令をシミュレートする「特権命令アシスト」という手
法が取られている例もある。しかし、いずれの場合にお
いても、ゲストＯ８の特権命令はソフトウェア或いはフ
ァームウェアによってシミュレート／エミュレートされ
るのが前提であり、特権命令自身が直接実行される場合
に比べてのオーバーヘッドが大きくなるという欠点は少
なからず有している。しかもこの欠点は単純な特権命令
を実行する時に最も顕著に現われるものである。

問題点を解決するための手段 本発明の情報処理装置は、複数の実行状態を有し、各実
行状態に応じて内部資源の参照を伴う命令の実行可否を
制御する情報処理装置であって、前記実行状態を実行状
態レジスタに保持する手段と、前記内部資源の参照を制
御するためのデータを参照制御レジスタに保持する手段
と、前記実行状態レジスタ及び前記参照制御レジスタの
内容により、参照を許可するか禁止するかを決定する参
照制御手段と、この決定に基づいて当該参照を実行する
か否か、あるいは当該参照を含む処理命令を継続実行す
るか否かを決定する命令制御手段とを具備することを特
徴どするものである。

罫Ｊ ＶＭにおける性能改善のためには、↑￥にゲストＯ８の
特権命令実行時の性能を向上せしめるハードウェアアー
キテクチャを提供することが重要である。

本発明によって実現されるハードウェアアーキテクチャ
のプログラム可能な特権資源（ＰＰＲ：Ｐｒｏｇｒａｍ
ｍａｂｌｅ　Ｐｒｉｖｉｌｅｇｅｄ　Ｒｅ５ｏｕｒｃｅ
ｓ）の概念について以下に説明する。通常、特権命令の
多くはハードウェアシステム制御に関与する特定の「資
源」を使用する故特権として扱われるものであって、オ
ペレーション時間が特に特権である必要がない場合も多
い。従って、例えばＨＡＬＴ命令などのようにオペラン
ドを必要としない命令については、システムの何らかの
内部資源に関連づけ“て川−ＩΔＸ、　ｉ’という処理
を定義し７てその資源を特権化し１、オペレーション自
身を特権と考えないことも可能である１、このようにし
て一般に割算機システムにおいて一部又は全部の特権命
令は、操作するえｊ象資ｌ原が特権状態であり、かつシ
ステム自身も特権状態であるとき実行可能である非特権
命令におきかλることが可能である。ここにおいて、特
権状態にある対象資源を特権資；原（Ｐ　Ｒ：　Ｐｒ１
ｖｉｌｅ）＜ｅｄＲｅｓｏｖｒｅｅｓ）とよぶものとす
る。プログラド可能な特権資源ＰＰＰとは、このような
特権資源のうち、特権／非特権状態を命令により変更す
ることが可能であるものをいう。

本発明は例えばリング保護機構上でのＶＭ実実現−その
効果がある。以下では、〜つの実現手法例を示す。

ＶＭのシステムプログラマは、まず、ホス）−Ｏ３゜ｙ
ｘｈ○Ｓ１アプリケーションプログラムの実行特権し・
ベルの高さをこの順に高から低へと設定する３、次に、
プ０セノザにおいてホストＯ８のみに許容丈る命令（最
高特権命令）、ゲス）Ｏ３に許容する命令（通常特権命
令）を決定し、これらの命令の特権状態の管理手法を決
定する。たとえばホストＯ８がゲストＯ３Ｎｏ、　ｌを
ディスパッチするとぎは、ゲス）　ＯＳ　Ｎｏ１用の通
常特権命令の参照資源をそのレベルにプログラムし、ホ
ストＯＳコー′ルによるリターン時にはすべての通常特
権命令参照資源を最高′特権に戻す方法がありうる。こ
のよ・うにＩ、　−Ｃ、重要なプロセッサ内部資源はア
プリケーションプログラムの実行から保護されながらも
、ホス）Ｏ３／ゲス）Ｏ３の間で柔軟な管理を行ないう
ろことになる。

本発明は、従来方式のケーパビリディ・ベース・アト１
ノシンクとの差異について説明する。特権命令の特権性
をプログラド可能にするという特権資源の概念と、命令
によるすべての傑作対象をケーパビリティ・テ・−プル
によって保護しようとするケーパビリティの懸念は、柔
軟性を求める前者と保全性を求めろ後者とで全く異なる
性格を持つ。

最も重要な差異は、ゲーパビリティを実現するプロセッ
サにおいてその特権命令までをケーパビリティの懸念で
包含する手法が公開されていないことである。つまりケ
ーパビリティを実現するプロセッサにおいて保護される
対象となるのはプロセラづの内部環境ではなく外１境で
あり、プロセッサ自体が発生する論理アドレスに対して
、“オブジェクト”が割り付けられ、アクセス権が定義
されるのに対し、プロセッサの内部環境は依然として「
当然保護されるべき核部分」と位置づけられ、ケーパビ
リティ操作命令などのｒ特権命令」は、その命令に固有
のコードにより特権か否かをプロセッサの内部環境とし
ての命令デコード手段によっで判定される。これに対し
本発明はこの特権か否かの判定を命令コードでなくプロ
セッザ内邪の特権資源アクセス時に判定するのであり、
かつプログラマブルであるとい点で独自性がある。、Ｔ
’−１ｊ−（ａｊ 本発明の実施例を図面を用いて説明する。以Ｆでは特権
資源のことをＰＲ，その参照制御レジスタのことをＰＲ
ＣＲと略す。

第１図は、ＰＲとＰＲＣＲのペアを１つ含むシステム構
成をとる本発明の実施例を示すブロック図を、第２図は
、ＰＲとＰ、ＲＣＲのベアを複数含むシステム構成をと
る本発明の実施例を示すブロック図を、第３図は、複数
のＰＲに対応する１つのＰＲＣＲを持つシステム構成を
とり、１つのＰＲＣＲが対応するずぺでのＰＲに対して
統一の制御を行なう本発明の実施例を示ず１１３７２図
を、第４図は、１つのＰＲに対応する複数のＰＲＣＲを
持つシステム構成をとり、１つのＰＲに対する参照方法
毎に異なる制御を行なう本発明の実施例を示すブロック
図である。これらの実施例では特にシステム制御［／ジ
スタをＰＲとして扱っている。

第１図は本発明を天現した最も単純なシステム構成の一
実施例である。システム制御レジスタ１２１は、システ
ム制御レベルレジスタ１２２によってそのアクセス権利
ツバ制御される３、レジスタ１２１に対するＲＥΔＤ　
／　Ｗ　ＲＩ　Ｔ　Ｅ　アクセスがあると、しベルレジ
スタ１２２の内容は現実行レベルレジスタ１２３の内容
と比較器１２４で比較され、その結果の内容に応じて ・レジスタ１２１の当該アクセス許可／禁止する・マイ
クロ命令シーケンサ１２５にて当該命令を中断・割込み
を発生させるか否かを決定するという動作が実行される
。以下ではより具体的な動作を第１図を用いて説明する
。

システム制御レジスタ１２１に対するＲＥＡＤアクセス
時において、システム制御レジスタ続出し信号１３５が
アクティブになるとシステム制御レジタルセル１１１及
びシステム制御レベルレジスタセル１１２にそれが通知
される。ＯＲゲート１４７を通過した信号は出力バッフ
ァ１４８を開け、レベルレジスタ１２２の内容を現参照
レベルバス１３３にのせ、その内容から比較器１２４に
伝えられる。比較器１２４は、現実行レベルレジスタ１
２３の内容とバス１３３の内容の比較結果を参照許可信
号バス１３１にのせレジスタセル１１１に伝える。

この実施例においては、リング保護を対象としているた
め、アクセス実行権の強弱を段階的に設定することがで
きる。今、実行レベルが０のとき最も実行権が強い（最
高特権）ものとし、それ以上のレベル値のときはレベル
値が大きくなるほど実行権が弱くなるように関係づけら
れていると仮定する。

比較器１２４はレジスタ１２３とバス１３３の値を比べ
て、等しいかまたは前者のほうが大きいときアクティブ
信号を、後者のほうが大きいときインアクティブ信号を
出力することになる。レジスタセル１１１内では、こう
して発生した参照許可信号に従ってレジスタ１２１の値
を主データバス１３２にのせるか否かを決める。遅延要
素１４１は読出し信号１３５を遅らせる働きをするが、
これは上記の参照許可信号と同期をとるためである。Ａ
ＮＤゲート１４２にて読出しが行なわれるか否かが最終
的に判定されると、その結果に応じて出力バッファ１４
３の開閉が行なわれる。システム制御レジスタ１２１対
するＷＲＩＴＥアクセス時において、システム制御レジ
スタセル１１１及びシステム制御レベルレジスタセル１
１２にそれが通知される。特に後者については、ＯＲゲ
ート１４７を通過した信号は、ＲＥＡＤアクセス時と同
様の動作を発生させる。

結果として得られるバス１３１上の参照制御信号がＷＲ
ＩＴＥアクセスの可否を判定する。遅延要素１４６、Ａ
ＮＤゲート１４５、人力ゲート１４４は、各々ＲＥＡＤ
アクセス時の遅延要素１４１、ＡＮＤゲート１４２、出
力バッファ１４３に対応し、同様の役割を果たす。

システム制御レベルレジスタ１２２は、以上の説明で示
したとおりシステム制御レジスタ１２１のＲＥＡＤ／Ｗ
ＲＩＴＥアクセス時に読み出され、その参照制御を行な
うが、レベルレジスタ１２２自身への書き込みも類似の
制御機器を用いて参照の制御を受ける。この実施例では
システム制御レベルレジスタ１２２は常に最高特権状態
（レベル０）にて書込み可能なように設定されている。

すなわち、現実行レベルレジスタ１２３の内容が０かど
うかを検出する零検出回路１２６の出力結果に応じて、
システム制御レベルレジスタ１２２に対する書き込み信
号１３７をＡＮＤゲート１５０によって制御し、その最
終結果をもってレジスタ人力ゲート１４９が開閉される
。

第２図は、複数のシステム制御レベルレジスタセル２１
１ａ、２１１　ｂ　、　２１１　ｃの各々に対して独立
に参照制御を行なうシステム制御レベルレジスタセル２
１２ａ、２１２ｂ、　　２１２ｃが存在する実施例であ
る。

システム制御レジスタ読出しの際には、そのレジスタア
ドレスが主データバス用ソースレジスタアドレスバス２
３６にのる。この値が各続出し信号用レジスタアドレス
バスデコータ２５１ａ、　　２５１ｂ。

２５１Ｃにて同時にデコードされ、８亥当するシステム
制御レジスタセルとシステム制御レベルレジスタセルの
ペアに対する読込み信号が発生される。

該ペアに対する動作は第１図に示されたものと同じであ
る。

システム制御レジスタ書込みの際には、そのレジスタア
ドレスが主データバス用ディスティネーションレジスタ
アドレスバス２３５にのる。この値が各書込み信号用レ
ジスタアドレスバスデコーダ２５２ａ、２５２ｂ、２５
２Ｃにてテ゛」−ドされ、該当するシステム制御レジス
タセルとシステ１、制御レベルレジスフセルのペアに対
する書込み（８号が発生される。、該ベアに対する動作
は第１図に示されたものと同じである。

システム制御レベルレジスフ書込みの際には、その１／
ジスタアドレスが主データバス用テ′イスティネーショ
ンレジスタアドレスバス２３５にのる。

この値が各書込み信号用レジスタアトｉ／スバスデコー
ダ２５３　ａ　、　　２５３　ｂ、２５３ｃにてテ゛コ
・−ドされ、該当するシステム制御レベルレジスタセル
に対する書込み信号が発生される。該セルに対する動作
は第り図に示されたものと同じである。

第３図はシステム制御Ｉ／ジスクセルが複数あり（２１
１ａ　、　　２１１　ｂ、２１１　ｃ　）　、その各々
に対して共通の参照制御を行なう統合システム制御レベ
ルレジスタセル１１２が存在する実施例である。第３図
と第２図との相異点のみ説明する。デコーダ３５１は、
デコーダ２５１ａ、２５１ｂ、　　２５ＩｃのＯＲ条件
をデコードし、システム制御１／ジスタセル２１１　ａ
　。

２１１　ｂ、　　２１１　ｃのいずれのセルに苅するＲ
ＥΔＤアクセスが発生して、０その出力がアクアイブに
なる。ｆＪ−ダ；３５２はデコーダ２５２　ａ　、　２
５２　ｂ、２５２ＣのｏＲ＆（４をテ’ｊ−ドし、シス
テム制御レベルレジスタセル２１１　ａ　、　２１１　
ｂ、２１１ｃのいずれのセルに対するＷｌ、！ＩＴＥ７
クセスが発生しても、その出ツノがアクティブになる。

ＯＲゲート３４７の出力は、故にシステム制御１ノベル
レジスタセル２１１　ａ　。

２１１＋１）、２１１ｃのいずれかのセルに対するＲ　
Ｅ　Ａ、　Ｄ／ＷＲＩＴＥアクセスが発生してもアクテ
ィブになり、その結果セル１１２が起動される。結果は
バス１３３、比較器１２４、バス１３１を通じてフィー
ドバックされるがこの過程は第２図と同じである。

第４図は、１つのシステム制御レジスタセル１１１に対
してＲＥＡＤ７クセス、ＷＲｌ、ＴＥアクセスの各々に
対し独立にアクセスレベルを設定できる例を示している
。第４図を第１図との相異点を説明スル。システム制御
１／ベルレジスタセル４１３は、セル１１１に対するＲ
ＥＡＤアクセス専用であり、読出し信号１３５がアクテ
ィブになってときのみ起動される。システム制ｉ卸［／
ベルレジスタセル４１４はセル１１１に対するＷＲＩＴ
Ｅアクセス専用であり、書込み信号１３６がアクティブ
になったときのみ起動される。いずれの場合も結果はバ
ス１３３にのるため、以降の動作は第１図と同様である
。

本発明を用いることにより以下の効果がある１、すなわ
ち、本発明によれば、ＶＭにおいてホストＯ３ヲ最４　
’ｔ？　権レベル（レベル０）、ゲス）Ｏ３を中間特権
レベル、アプリケーションプログラムを非特権レベル（
最低特権レベル）に割り当て、各々に対応する命令コー
ド実行中では実行状態レジスタ（実施例においては現実
行レベルレジスフ１２３）にその実行レベルを設定し、
ホストＯ３がゲス）Ｏ３のディスパッチを行なう際に参
照制御１ノジスク（実施例においてはシステム制御）ノ
ベルレジスク１１２等）が必要なものについてはホス）
Ｏ５の実行レベル、それ以外についてはゲス）Ｏ３の実
行１ノベルに設定し、それによってゲス）Ｏ３が自身の
特権命令を実行する際に必要なものについてはホストＯ
８をシステムコールにて呼び出し、それにより関連する
内部資源（実施例においてはシステム制御レジスタ１１
１等）をアクセスし、それ以外についてはゲス）Ｏ３が
直接アクセスすることができる。よって、後者の直接ア
クセスにて実行可能な特権命令の性能を大幅に向」−で
きるという効果がある。

また、本発明におけるＰＰＰはプロセッサのシステム制
御関連資源のみでなく、汎用レジスタなどのアプリケー
ション実行環境に適用することも可能である。この場合
、ＶＭにおける汎用Ｉ／ジスタの特権レジスフ化や、ゲ
ストＯ３とホストＯ８１ゲス）　ＯＳ同士の不法なレジ
スフ参照の禁止や、不法参照時の割込み発生などを実現
できるという効果がある。

上述したように、ブＬ】グラ１、可能な特権資源によっ
て定義されるものは、各特権資源１ご入っでは、そのア
クセス権であるが、特権資源全体からすれば、ある実行
レベル以下の資源全体は２、そのＬ／ベベル実行される
プログラム処理の環境を規定していると考えてよい３゜ よって、各特権資源を個別に（あるいは機能上はとんど
個別とみなしてよいグループ単位に）アクセスする命令
では、その命令の実行権自身が規定されるが、全特権資
源に係わるような環境の参照／変更命令は、その命令の
実行範囲、すなわち、参照／変更が許容された資源範囲
を、プログラム可能な特権資源によって規定されると考
えてよい。

例えば、コンテキスト・スイッチ命令のような、タスク
切り替えに関連する全特権資源の転送命令は、いかなる
実行レベルでも実行可能であり、かつ、該実行レベル以
下にプログラムされた特権資源のみを参照／変更するよ
うな仕様として、実現することができる。

そこで、第１図の実施例は、第５図のように変更するこ
とができる。すなわち、第５図に示すように、データバ
ス１３２にメモリ・リードＦＩＦＯレジスタ１１３及び
メモリ・ライトＦＩＦＯレジスタ１１４を結合し、それ
らをコンテキスト・スイッチ命令処理表示信号１３７に
より制御する。詳述するならば、メモリ・リードＦＩＦ
Ｏレジスク１１３及びメモリ・ライ）ＦＩＦＯレジスタ
１１４のそれぞれの制御入力に、読み出し信号用レジス
タ・アドレス・バス・デコーダ２５１ｍと書き込み信号
用レジスタ・アドレス・バス・デコーダ２５２ｍのそれ
ぞれの出力が信号抑止ゲート（ＮＯＴ−ＡＮＤ）　２６
１及び２６２を介して結合されている。そして、それら
信号抑止ゲートの他方の人力には、信号抑止ゲート（Ｎ
ＯＴ−ＡＮＤ＞　２６４及び２６５の出力が接続され、
それら信号抑止ゲート２６４．２６５の両人力には、そ
れぞれ比較器１２４の出力とコンテキスト・スイッチ命
令処理表示信号１３７が供給されている。更に、比較器
１２４とマイクロシーケンサ１２５との間にも信号抑止
ゲー）　（ＯＲ）　２６３が接続され、その人力にも、
コンテキスト・スイッチ命令処理表示信号１３７が供給
されている。

を各々表わす。

コンテキスト・スイッチ命令処理表示信号１３７は、コ
ンテキスト・スイッチ命令実行の際にアクティブになる
。従って、この信号は、次の信号の伝達を抑制する。

閣比較器１２４からマイクロシーケンサ１２５への命令
中断信号１３１ 更に、参照許可信号１３１が、信号抑止ゲー）　２６２
゜２６３に接続されることで、次の信号の伝達をも抑制
する。

■メモリ・リードＦＩＦＱレジスタ１１３に対する読み
出し信号（デコーダ２５１ｍから供給）−メモリ・ライ
トＦＩＦＯレジスタ１１４に対する書き込み信号（デコ
ーダ２５２ｍから供給）コンテキスト・スイッチ命令実
行の際の動作は次のようになる；マイクロ・コードなど
の手段を用いて、コンテキストとなる特権資源のレジス
タ・アドレスを順次発生させるシーケンスが発生し、そ
れが、ロード・コンテキスト命令の場合はデスティネー
ション・レジスタ・アドレス・バス２３５上に、ストア
・コンテキスト命令の場合は、ソース・レジスタ・アド
レス・バス２３６上に、伝達される。一方、メモリ・イ
ンターフェースとして、ロード・コンテキスト命令の場
合はソース・レジスタ・アドレス・バス２３６上にメモ
リ・リードＦＩＦＯレジスタ１１３のアドレスが、スト
ア・コンテキスト命令の場合は、デスティネーション・
レジスタ・アドレス・バス２３５上にメモリ・ライト・
ＦＩＦＯレジスタ１１４のアドレスが、伝達される。

各特権資源のアクセスに対して、逐一アクセス権チェッ
クが行なわれる。もし、参照許可信号が発生すれば、そ
のアクセスは認可され、転送は異常なく実行される。

もし、参照許可信号が発生しなければ、第１図において
は、マイクロシーケンサ１２５に対して割り込みが発生
するが、第５図では、コンテキスト・スイッチ命令の実
行を示す信号１３７によってゲ−）２６３によりその通
知が抑止される。さらに、参照許可信号を伝えるバス１
３１が、メモリ・リードＦＩＦＯレジスタ１１３に対す
る読み出し信号、あるいは、メモリ・ライトＦＩＦＯレ
ジスタ１１４に対する書き込み信号を抑止するため、結
果としてＦＩＦＯレジスタは動作しない。これにより、
当該転送の実行が全く行なわれないまま、次の転送実行
に移ることが可能である。

かくして、参照許可バス１３１を、ある特定の命令に対
しては、主アーク・バスを通じて行なわれるデ・−り転
送の、特定のデスティネーション／ソース資源に対する
書き込み／読み出し禁止信号として用い、その際には゛
マイクロ・シーケンサ１２５は、その制御を変更されな
い。この場合、ＦＩＦＯタイプの人出力バッファが仮定
される３、そのＦＩＦＯバッファを通じて［特権資源の
ブロック転送」が全体的にまたは選択的に実行される。

ＦＩＦＤバッファからアクセスされる外部対象は、例え
ば、上記値上に存在するスタックあるいはそれに類する
特定のメモリ領域（ＴＣＢ　：タスク制御ブロック）で
あり、そこには、それらの特権資源が定義するシステム
環境のコンテキストが保存される。

ここでは、プログラム可能な特権資源の概念をＣＰ［Ｊ
アーチテクヂャの拡張上で実現する具体的な方法につい
て考察する。この方法によれば、すべての特権命令は、
命令の解読（デコード）時点では、通常の命令同様、実
行可能な命令として取り扱われ、命令の実行時点に至っ
た際に、参照される資源の特権レベルによって、その実
行が完全！、’：／Ｉ分的に行なわれるか、あるいは、
行なわれずに特権命令例外（Ｐｒｉｖｉｌｅｇｅｄ　Ｉ
ｎ５ｔｒｕｃｔｉｏｎ　ＥｘＣ：　ｅ　１１　ｔ：、　
ｉ　（Ｉ　１１　）が発生〔７、ｌ・ラップ（異常啓ｊ
′）するかが決定されることになる。

（］）特権資源への書き込み／からの読み出し特権レジ
スタへの／からの転送命令は、最も単純なものである。

ずなわぢ、現在の命令実行に関す−る特権１／ベル（以
下実行レベルと略す）と、その特権レジスタにブＬ１グ
ラムされた特権１２・ベル（以下プログラム・レベルと
略す）を比較し、アクセスが許容されれば、この命令は
実行面である。

アクセスが許容されない場合は、特権命令例外（が発生
する。

（２）　　タスク（仮想計算機）コンテキストの切り替
え（ロード／ストア） プロシジャ・フール／リターン命令が、プログラム（ザ
ブルーチン）のコンテキストを入れ替える命令であるの
に対し、タスク・コンテキスト・スイッチ命令は、Ｏ８
の生成するタスクあるいはＶＭモニタの生成するＶＭに
関して、そのｃｐｔｊ上のコンテキスＩ・を入れ替える
命令であるといえる。

Ｏ８のタスク・コンテキスト・スイッチ時には、タスク
制御に関連するレジスタが入れ替えの対象となる。３ま
た、ＶＭのスイッチ時には、ＶＭ制御に関連するレジス
タ（ＶＭ毎に変化する制御データを持つレジスタ）が、
入れ替えの対象になる。

これらの命令の仕様は、この取捨選択を、実行レベルと
、各レジスタに関するプログラム・１、ノベルとの比較
によって行ない、その結果に応じたコ〉′テキスト・ス
イッチを実現する。

（３）ＴＬＢ（”ｒドレス変換バブノア）のクリア（１
／全エンドす） ベ−５，＞　７グに。Ｊ′る仮想記憶管理を行なうＯＳ
がゲス）Ｏ８とし２で実行される場合で、特に多重仮想
空間（ろ・スフ毎に仮想空Ｉ■を切り替え・：Ｓ）の実
現の際、各タスクに対応するアドレス変換テーブルを、
タスクスイッチング時に変換することになる。ゲスｌ−
ＯＳは、このスイッチングの際に、占いタスクの仮想空
間に対応するＴ［、Ｂエントリをクリ゛γする必要があ
る。

各ゲストＯ８は、ＶＭモニタの管理の下で、これらの命
令の実行を委譲されることができる。さの際、その権限
を示すステータス・レジスタ（且１１Ｃ１ｅａｒ　Ｌｅ
ｖｅｌ）が必要になる。

（４）仮想記憶；へのテ・−プル管理命令これらの命令
は、仮想記憶のテ・−プル管理に用いられる。ゲス）Ｏ
３が仮想記憶管理を行なうか否かによって、これらの命
令の実行権がゲストＯ８に委譲されるか否かが決定され
る ここで重要なことは、ゲス）Ｏ５のアドレス変換テーブ
ル操作によ、って、ＶＭモニタに関連する命令／データ
領域を破壊する恐れがないかどうかである。

基本的には、現実行レベルを考）汽した仮想主記憶から
実主記憶へのアト（／ス変換を、ＣＰ［Ｊチップの外部
で行なうことによって、ＶＭモニタに関連する命令／デ
ータ領域を保護する方策が採られることになる。その詳
細は、後述される。

（５）入出力機器に対するコマンド命令これらは、外部
ペリフェラルのＩ１０ポートに対し入出力実行を行なう
命令である。

通常、アプリケーション・プログラムが複数走るプログ
ラムでは、それらのプログラム相互の干渉を避けるため
、ｌ／ロボート・アクセスは、逐次化されなければなら
ない。よってＩ１０ポート・アクセスは全てＯ８で制御
され、アプリケーション・プログラムが直接Ｉ１０命令
を切ることは許容されない。

しかし、あるＶＭが、他のいかなるＶＭも用いないよう
なＩ１０デバイスを用いている場合に、そのＶＭは、７
Ｍモニタに対して特別なシステム・コールを発行するこ
となく、直接Ｉ１０命令を発行する権利を有する。これ
は、特殊なアプリケーションについても同様なことがい
える。また、Ｉ１０１００アドレス変換を考慮した外部
変換ツールを使用し、ゲストＯ３に対して、Ｉ１０１０
０アクセスする特殊ケースを許容することが可能である
。

（６）割り込み／例外処理からの復帰 この命令は、割り込み処理／例外処理ルーチンからの復
帰（ｒｅｔｕｒｎ）に用いられる。通常の復帰命令との
違いは、システム制御にかかわるステータス・レジスタ
（例えばＰＳＷ）などの復帰（すなわち更新）を伴うこ
とである。

この命令で更新されるステータス資源は、ＣＰＵを用い
たシステムの定義にかかわるビットが存在しているのが
普通である。この部分の破壊は、システム全体の破壊に
つながる。逆に、Ｏ８に関連するステータス試験を変更
するために、この命令をレベル１あるいは２で実行でき
ないと、仮想計算機の実現は困難である。

この制御をプログラム可能な特権資源の概念を用いて指
定することが可能である。この場合、プログラム可能な
特権資源はくステータス資源（ＰＳＷ）の各ビットに対
応して定義されることになる。

（７）　　Ｕｐｄａｔｅ　ＰＳＷ ＰＳＷの更新を行なう命令である。上記した（６）と同
様の議論となる。

（８）　　）ＩＡＬＴ、　Ｃ１ｅａｒ　（１：Ａｃ）Ｉ
Ｂ、Ｄｉａｇｎｏｓｅ・ハードウェア・システムの状態
を決定するようなコマンドは、ゲストＯ８によらず、７
Ｍモニタによって指定されるべきである。すなわち、こ
れらの命令は、いかなる場合にあっても、ＶＭモニクに
おいて実行されるべきであろう。但し、例えば、ＨＡＬ
Ｔ命令をゲストＯ８が実行しようとしたときの特権命令
例外処理で、実行可能な（最優先の）ＶＭディスパッチ
するという、ＶＭにとっても「擬似的な」貼しＴ処理は
、実行されることになるだろう。

上記したことがらに基づいて、仮想計算機の実現に必要
な記憶管理機構を実現するためには、現実行レベルを考
慮した仮想主記憶から実主記憶へのアドレス変換を、Ｃ
ＰＵチップの外部で行なう必要がある。ここでは、その
実現方法について考察する。

すべての仮想計算機に関連する問題は、オン・チップの
記憶管理機構にかかわるソフトウェアの実現方式の問題
として解決される場合、ペリフェラル・インターフェー
ス上の問題点はない。

それ以外の場合は、なんらかの形で、ＣＰＬＩ外部に仮
想計算機サポートのためのノ＼−ドウエアが必要となる
。その実現に際し、重要となるポイントは次の２点であ
る。

■外部アドレス変換の実現ハードウェア■−１．メモリ
管理用チップを用いた動的アドレス変換を行なう場合 ■−２，各Ｏ８に対する領域指定を、メモリバンクなど
、ハード・ワイアド・ロジックの手法で実現する場合（
静的アドレス変換）■アドレス変換不成功時におけるＶ
Ｍモニタへの通知方法 ここで、外部アドレス変換に必要な情報を整理するなら
ば、それらとしては、 ■アクセス・アドレス ■アクセス・ステータス（メモリ／入出力などのアクセ
ス空間指定） ■現在の実行レベル ■現仮想計算機識別番号（ＶＭＩＤ） の４つが挙げられる。これらの値、ＣＰ口外部に供給す
る方法としては、 ■ｃｐｕψｒＭ子出力 ■外部ステータス・レジスフ（ＶＭモニタによりソフト
ウＩアでセットされる） の２つが考えられる。特に実行レベルについては、割り
込みなど、ソフトウェアで不可知な要因で変化する可能
性があるため、端子出力により供給されねばならない。

メモリ管理用チップによるアト（ノス変換では、上記の
情報群を連結して仮想主記憶アドレスきし、それをＭ　
Ｍ　ＩＪ　（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　ｌ
１ｎｉｔ）に入力して実主記憶アドレスを得る。

メモリ・バンク方式では、上記の方法で得られた（ある
いは一部をエンコードするなどの変更を伴って得られた
）仮想主記憶゛ｒアドレス、そのまま実主記憶アドレス
とする。

また、アドレス変換不成功とは、ＭＭＵに該当するく仮
想主記憶から実主記憶への）アドレス変換対が存在しな
いこと、変換不正とは、その仮想主記憶に対応する実主
記憶が真に存在しない／存在するがアクセス権がないこ
とをいう。

ＶＭモニクによるアドレス変換は、ページング／セグメ
ンテーションのいずれの手法を採る場合でも、当該ｔｌ
令の実行に対して、その命令／オペランド・アクセス・
デマンドに対する割り込み処理としで実現される。

ＣＰｔＪのバス・エラ一端子からアドレス変換に関する
異常が通知されると、ＶＭモニクのバス・エラー例外ル
ーチン（割り込み／例外処理ベクタで規定されるアドレ
スから開始する）が起動される。そのルーチンにおいて
、その起動要素を解析し、もし、外部変換不成功であれ
ば、ＶＭモニタ用のマツピング・テーブルを検索して、
アドレス変換対を準備し、ＭＭＵにロードする。この際
、命令再開に必要な情報は破壊しないようにする。

もし、変換不正が発見されば、ＶＭモニタは、そのＶＭ
をアボートする。

上述の内容は、メモリ管理用チップを用いた動的アドレ
ス変換を行なう場合（■−１）に適用される。各Ｏ８に
対する領域指定を、固定的に変換する場合（■−２）は
、変換不正のみ検出すればよい。

例えば、ゲストＯ８が、ＶＭモニタ固有の処理領域を破
壊しようとした場合は、バス・エラー例外が発生し、Ｖ
Ｍはアボートされる。

つぎに、以上述べた仮想計算機の実現の実施例を、仮想
記憶管理機構を含めたＣＰＵを用いて実現した場合の実
施例（■−１，２に対応）を第６図及び第７図に示す。

第６図に示す例は、ＣＰ［Ｊｌｏｌと、アドレスラッチ
１０２ａと、データ・バッファ１０３と、メモリ管理用
チップ（ＭＭＵ）１０４とを具備しており、そレラハ、
ステータス・バス２０１、アト！／ス・バス２０２、実
行レベル出力ライン２０３、メモリアクセス開始通知信
号（ＰＳ）ライン２０４、メモリ・アクセス・終了通知
信号（ＲＥＡＤＹ＞ライン２０５、不法メモリアクセス
通知信号（ＢＵＳＩＥＲＲＯＲ）ライン２０６、データ
・バス２０７を介して相互に結合されている。

第６図は、メモリ管理用チップを用いた動的アト１ノス
変換を行なう場合のペリフェラル・インターフエ・−ス
をしめしている。

第６図で示される構成では、仮、思上記憶に対するアド
レス２０２が実行レベル２０３、ステータス２０１と共
にＭＭｔＪ１０４で変換され、その結果が再びアドレス
・バス２０２に返されてラッチ１０２ａでラッチされる
。このアドレス変換時にメモリ不正アクセスか否かが検
知され、もし不正なら、不法メモリアクセス通知信号２
０６がアクティブとなる。そうでない場合は、メモリ・
アクセスがバッファ１０３を介して行なわれ、その終了
がメモリ・アクセス・終了通知信号２０５で通知される
。アドレス変換不成功の場合（Ｍ　Ｍ　ＩＪ　１．０４
内に、変換アドレス対が存在しない場合）は、ＭＭｔＪ
１０４がＣＰＵメモリ・ザイクルを停止させ、自らメモ
リに対しそめ変換アト１ノス対をアクセスする。

第７図は、各Ｏ３に対する領域指定をメモリ・バンクな
どのハード・ワイアド・ロジックの手法で実現する場合
のペリフェラル・インターフェースを示している。第７
図にの例は、アドレスラッチ１０２ａと、データ・バッ
ファ１０３と、メモリ管理用チップ（ＭＭＩＪ）１．０
４の代わりに、アドレス・ラッチ１０２ｂ、仮想計算機
識別番号ラッチ１０５及びデコーダ１０６を具備してい
る。なお、第６図と同様な部分には同一の参照番号が付
しである。

第７図で示される構成では、仮想主記憶に対応するアド
レス２０２が、実行レベル２０３、仮想マシンＩＤラッ
チ１０５の出力と共に供給されて、ラッチ１０２ｂでラ
ッチされ、これを実マシンアドレスとする。故に、変換
不成功はない。ホストＯ８は、ＶＭスイッチの際に１０
５の内容を更新する（これに対し、第６図の例では、Ｍ
ＭＬ１１０４内部の全アドレス変換対をクリアする）。

アドレス変換不正は固定的に検出され、不法メモリアク
セス通知信号２０６で通知される。

Ｂ訓二皇呈 以上のように本発明に依れば、情報処理装置内の内部資
源のアクセス権をプログラム可能にすることにより、Ｖ
ＭやＯ８作成時の性能や柔軟性を向上することができる
という多大な効果をうろことができる。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロック図、第２図、
第３図、第４図、第５図は、各々本発明の他の実施例を
示すブロック図、 第６図及び第７図は、本発明を実施する仮想計算機シス
テムのブロック図である。 （主な参照番号） １１１・・システム制御レジスタセノペ１１２・・シス
テム制御レベルレジスタセノペ１２１・・システム制御
レジスフ、 １２２・・システム制御レベルレジスタ、１２３・・現
実行レベルレジスタ、 １２４・・比較器、 １２５・・マイクロ命令シーケンサ、 １２６・・零検出回路、 １３１・・参照許可信号バス、 １３２・・主データバス、 １３３・・現参照レベルバス、 １３４・・最高特権表示バス、 １３５・・システム制御レジスタ続出し信号、１３６・
・システム制御レジスタ書込み信号、１３７・・システ
ム制御レベルレジスタ書込み信号、１４１、１４６・・
遅延要素、 １４２、１４５．１５０・　・ＡＮＤゲート、１４７・
　・ＯＲゲート、 １４３、１４８・・トライステートバス出力バッファ、
１４４、１４９・・レジスタ入力ゲート、２１１ａ、　
　２１１ｂ、　　２１１ｃ　−−システム制御レジスタ
セル、 ２１２ａ、　　２１２ｂ、　　２１２ｃ　・−システム
制御レベルレジスタセル、 ２３５・・主データバス用ディスティネーションレジス
タアドレスバス、 ２３６・・主データバス用ソースレジスタアドレスバス
、 ２４７ａ、　　２４７ｂ、　　２４７ｃ　　−−ＯＲゲ
ート、２５１ａ、　　２５１ｂ、　　２５１ｃ　・・読
出し信号用レジスタアドレスバスデコーダ、 ２５２ａ、　　２５２ｂ、　　２５２ｃ　・・書込み信
号用　。 レジスタアドレスバスデコーダ、 ２５３ａ、　　２５３ｂ、　　２５３ｃ　−−書込み信
号用レジスタアドレスバスデコーダ、 ３４７・　・ＯＲゲート、 ３５１・・読出し信号用レジスタアドレスバスデコーダ
、 ３５２・・書込み信号用レジスタアドレスバスデコーダ
、 ３５３・・書込み信号用レジスタアドレスバスデコーダ
、 ４１３、４１４・・システム制御レベルレジスタ、４３
７、４３８・・システム制御レベルレジスタ書込み信号

Claims (1)

【特許請求の範囲】
1. 複数の実行状態で動作し、各実行状態に応じて内部資源
   の参照を伴う命令の実行可否を制御する情報処理装置に
   おいて、前記実行状態を実行状態レジスタに保持する手
   段と、前記内部資源の参照を制御するための情報を参照
   制御レジスタに保持する手段と、前記実行状態レジスタ
   及び前記参照制御レジスタの内容により参照を許可する
   か否かを決定する参照制御手段と、前記決定に基づいて
   当該参照を実行するか否か、あるいは当該参照を含む処
   理命令を継続実行するか否かを決定する命令制御手段と
   を具備することを特徴とする情報処理装置。