JPS5960652A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS5960652A
JPS5960652A JP57172105A JP17210582A JPS5960652A JP S5960652 A JPS5960652 A JP S5960652A JP 57172105 A JP57172105 A JP 57172105A JP 17210582 A JP17210582 A JP 17210582A JP S5960652 A JPS5960652 A JP S5960652A
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control register
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佐藤　清澄
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水島　芳宏
Katsumi Onishi
克己 大西
Motokazu Kato
加藤　元計
Toshio Matsumoto
敏雄 松本
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/46—Multiprogramming arrangements
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    • G06F9/44—Arrangements for executing specific programs
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、仮想計算機機構を有するデータ処理装置にお
いて、制御レジスタに対するロード／ストア命令のアシ
ストを拡張制御レジスタの内容をみて決定するようにし
たものである。
〔従来技術と問題点〕
大型の計算機、例えばＦＡＣＯＭシリーズのアーキテク
チュアの計算機では、１６個の制御レジスタをもつこと
が出来る。しかし、当初定義されるレジスタは１６個全
部ではなく、ハードウェアは定義されたレジスタのみを
実装している。このため、新しい機能追加によって新し
く制御レジスタが定義された場合、その度にハードウェ
アを変更し、レジスタを追加して行くことは、ハードウ
ェアに大きなインパクトがある。これを解決するため、
追加機能をもつアーキテクチュアで動作するときは、こ
れを仮想計算機と見立て、制御レジスタの操作命令が出
されたときは制御プログラム（ハイパバイザ）Ｋ割込み
、そこで仮想計算機の動作を７ユミレー）・して来た。
し発明の目的〕 本発明は、上記の考察に基づくものであって、抜舷の仮
想計算機が動作する場合において、制御レジスタの操作
命令をアシストするアーキテクチュアで動作する仮想剖
′算機、そうでない仮想計算機を拡張制御レジスタで指
定し、計算機システムを効率よく使用できるようにする
ことを目的としている。
〔発明の構成〕
そしてそのため、本発明のデータ処理装置は、株数のオ
ペレーティング・システムと、−ｈ記複数のオペレーテ
ィング・システムを制御する制御プログラムを有する仮
想計算機機構をもつデータ処理裂開において、拡張制御
レジスタの中に、制御レジスタ操作命令をアシストする
か否かを指定する特定ビットを設け、該特定ビットが所
定値をもつ状態の下で上記オペレーティング・システム
から制御レジスタ操作命令が発行されたときには、上記
制御プログラムに対して割込み、制御グログレートする
よう構成したことを特徴とするものである。
実施例 以ド、本発明を図面を参照しつつ説明する。
Ｍ１図は制御レジスタを示す図、第２図は本発明を説明
するだめの図、第３図は本発明を実施するための制御メ
モリ・アクセス制御回路の一部を示す図、第４図は第３
図の装置の動作を説明する図である。
第１図において、ＣＲＯないしｃｒｕ５は制御レジスタ
を示している。制御レジスタの中には、例えば外部割込
みやマシンチェック割込みのマスク・ビット、Ｄ　Ａ　
Ｔ　（：［）ｙｎａｍｉｃ　Ａｄｄｒｅｓｓ　Ｔｒａｎ
ｓｌａｔｉｏｎ）制御情報、Ｉ）　Ａ　Ｓ（Ｄｕａｌ　
Ａｄｄｒｃｓｓ　５ｐａｃｅ　）制御情報、ｐ　Ｅ　Ｒ
（ｐｒｏｇｒａｍ　Ｅｖｅｎｔ　Ｒｅｃｏｒｄｉｎｇ）
制御情報、Ｖ　Ｍ　（Ｖｉｒｔｕａｌ　Ｍａｃｈｉｎｅ
　）アシストの制御情報などが格納される。先に述べた
ような大１２計算機は、１６個の制御レジスタＣＲＯな
いしＣＲ１５をもつことができる。しかし、制御レジス
タＣＲ４ないＬＣＲ７および制御１ｚジス、ＪＣＲ１２
，ＣＲ１３はハードウェアに実装されていない。このよ
うな状態において、仕様変更により、制御レジスタＣＲ
６、Ｃ’ｌｔ７が新しく定義されたとする。
Ｏ８（オペレーティング・システム）の中には、制御レ
ジスタＣＲ６、ＣＲ７を使用するＯ８と。
使用しないＯＳとがある。
第２図は本発明を説明する図である。第２図において、
ＥＣＲ２は拡張制御レジスタを示す。制御プログラムは
ノ＼イパバイザと呼ばれるものであって、Ｏ８Ｉおよび
０５２を管理するものである。
０８１は制御レジスタＣＲ６、ＣＲ７を使用しないもの
である。制御レジスタＣＩｔ６、ＣＲ７は主メモリ上に
あり、これら制御し？メタＣＲ６、ＣＲ７は制御プログ
ラムによって作成される。Ｏ８１が走行するときは、拡
張制御レジスタＥＣＲ２のピノ）・２４は制御プログラ
ムによって論理ｒＯＪとされ、０８２が走行するとき欧
拡張制御レジスタＥＣＲ２のビット２４は論理「１」と
される。０８１がＬＣＴＬ（ＬＯＡＤ　　Ｃ０ＮＴＲ０
Ｌ）命令又はＳＴＣ’ＴＬ（ＳＴＯＲＥ　　Ｃ０ＮＴＲ
０Ｌ）命令を発行すると、そのまメ実行される。Ｏ８２
がＬＣＴＬ命令や５ＴＣＴＬ命令を発行すると、割込み
が発生し、制御プログラムによってこれらの命令が実行
される。従来技術においては、Ｏ８１がＬＣＴＬ命令や
Ｓ　Ｔ　ＣＴ　Ｌ命令を発行した場合も割込みが生じ、
制御プログラムによって実行されていた。
第３図１ｄ　ｆｌｉｔＪ御メモリ・アクセス制御回路の
１実施例のブロック図でおる。第３図において、１はＬ
ＣＴＬ又は５ＣＴＬに対応するマイクロ命令の一部、２
はデコーダ、３は加算器、４は制御メモリ・アドレス・
レジスタ、５は基本制御メモリーアドレス・レジスタ、
６ないし９はＡＮＤ回路、１０はＮＯＴ回路をそれぞれ
示している。また、Ｎ５ＣＡはＮｅｘｔ　Ｃ８Ａｄｄｒ
ｅｓｓ　（：ｏｎｔｒｏｌの略であり、Ｎ　ＣＡ　Ｌ。
はＮｅｘｔ　Ｃ８Ａｄｄｒｅｓｓ　ＬＯＷの略である。
ＬＣ’ＴＬ又は５ＴＣＴＬに対応するマイクロ命令にお
いては、Ｎ５ＣＡの内容は「１ｌｏ０１Ｊである。
ナオ、と（７）　マイクｌ”　命令は、Ｌ　ＣＴ　Ｌ又
はＳ　’ｌ”　Ｃ’［’　Ｔ。
の命令コードをアドレスとして制御メモリをアクセスす
ることによって得られる。デコーダ２は、Ｎ　Ｓ　ＣＡ
が　Ｊｌ、１００］Ｊであると、論理１−１」を出力す
る。ＡＮＤ回路６には、デコーダ２の出力と拡張制御レ
ジスタＥＣＲ２のビット２４が入力される。
Ａ　Ｎ　Ｄ回路７には、デコーダ２の出力と拡張制御レ
ジスタＥＣＲ２のビット２４を反転したものが入力され
る。Ａ、　Ｎ　Ｄｌ路６の出力は、その他の条件とＯＲ
される。同イＭに、ＡＮＤ回路７の出力もその他の条件
とＯＲされる。ＡＮＤ回路８の一方の入力部には、ＡＮ
Ｄ回路８の出力とその他の条件とをＯＲしたものが入力
され、他方の入力部には、加算器３の出力が入力される
。ＡＮＤ回路９の１方の入力部には、ＡＮＤ回路７の出
力とその他の条件をＯＲしたものが入力され、他方の入
力には、基本制御メモリ・アドレス・レジスタ５の出力
のビットＯないし６とＮＣＡＬのビット０ないし３を連
結したものが入力される。ＡＮＤ回路８の下側入力が論
理「１」のときは、加算器３の出力が制御Ｊ　モ＋）・
アドレス・レジスタ４にセットされ、ＡＮＤ回路９の上
側入力が論理「１」のときＫは、基本制御メモリ・アド
レス・レジスタの出力のピント０ないし６とＮＣＡＬの
ビット０ないし３を連結したものが制御メモリ・アドレ
ス・レジスタ４にセットされる。加算器３は、基本制御
メモリ・アドレス・レジスタ５の出力を」〜１する。制
御メモリ・アドレス・レジスタ４の内容は制御メモリ（
図示せず）に送られると共に、基本制御メモリ・アドレ
ス・レジスタ５にセットされる。
第４図は第３図の装置の動作を示すものである。
ＬＣＴＬ命令であると、拡張制御レジスタＥＣＲ２のビ
ット２４が論理「１」であるか否かが調べられる。Ｙｅ
ｓの場合には基本制御メモリ・アドレス・レジスタ４の
内容に＋１を加えたものが次の制御メモリ・アドレスと
される。この番地には割込み起動のためのマイクロ命令
が格納されている。拡張制御レジスタＥＣＲ２のビット
２４が論理ｒＯＪの場合には、基本制御メモリ・アドレ
ス・レジスタ４のビット０ないし６とＮＣＡＬのビット
Ｏないし３を連結したものが次の制御メモリ・アドレス
とされる。この番地には、主メモリの内容イ制御レジス
タにロードするためのマイクロ命令が格納されている。
〔発明の効果〕
以上の説明から明らか々ように、拡張制御レジスタの特
定ピントが論理「１」のときには制御レジスタ操作命令
の実行を割込みで依頼し、上記特定ピントが論理「０」
のときには、制御レジスタ操作命令をそのま＼実行して
いるので、計算機システムを効率よく実行することが出
来る。
【図面の簡単な説明】
シ）１図は制御レジスタを示す図、第２図は本発明を説
明するだめの図、第３図は本発明を実施するだめの制御
メモリ・アクセス制御回路の一部を示す図、第４図は第
３図の装置の動作を説明する図である。 ＣＲＯないしＣ１１１５・・・制御レジスタ、ＥＣｒＬ
２・・・拡張制御レジスタ、１・・・ＬＣＴＬ又は５Ｃ
ＴＬに対応するマイクロ命令の一部、２・・・デコーダ
、３・・・加′！、）器、４・・・制御メモリ・アドレ
ス・レジスタ、５・・・基本制御メモリ・アドレス・レ
ジスタ、６ないし９・・・ＡＮＤ回路、１０・・・ＮＯ
Ｔ回路。 特許出願人　富士通株式会社 代理人弁理士　京　谷　四　部

Claims (1)

    【特許請求の範囲】
  1. 抜数のオペレーティング・システムと、上記複数のオペ
    レーティング・システムを制御する制御プログラムを有
    する仮想計算機機構をもつデータ処理装置において、拡
    張制御レジスタの中に、制御レジスタ操作命令をアシス
    トするか否かを指定する特定ビットを設け、該特定ビッ
    トが所定値をもつ状態の下で上記オペレーティング嗜シ
    ステムから制御レジスタ操作命令が発行されたときには
    、上記制御プログラムに対して割込み、制御プログラム
    が当該制御レジスタ操作命令の実行をシミュレートする
    よう構成したことを特徴とするデータ処理装置Ｍ　。
JP57172105A 1982-09-30 1982-09-30 デ−タ処理装置 Granted JPS5960652A (ja)

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EP (1) EP0106572B1 (ja)
JP (1) JPS5960652A (ja)
KR (1) KR870000668B1 (ja)
AU (1) AU539961B2 (ja)
BR (1) BR8305378A (ja)
CA (1) CA1200913A (ja)
DE (1) DE3370087D1 (ja)
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