JPS6253023A - Analog-digital conversion circuit - Google Patents
Analog-digital conversion circuitInfo
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- JPS6253023A JPS6253023A JP19337985A JP19337985A JPS6253023A JP S6253023 A JPS6253023 A JP S6253023A JP 19337985 A JP19337985 A JP 19337985A JP 19337985 A JP19337985 A JP 19337985A JP S6253023 A JPS6253023 A JP S6253023A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば電波望遠鏡等に用いられるＤＣ力、
トされた広帯域信号のような信号が入力されるＡ／Ｄ変
換回路に関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention is applicable to DC power used in, for example, radio telescopes, etc.
The present invention relates to an A/D conversion circuit to which a signal such as a digitalized wideband signal is input.
この発明は、°ＤＣカットされた広帯域信号のような信
号が入力される例えば、電波望遠鏡等のＡ／Ｄ変換回路
において、ＤＣオフセット制御回路としてのチャージポ
ンプを設け、このチャージポンプにＡ／Ｄ変換器からの
出力の最上位ビット（ＭＳＢ）出力を供給して積分電圧
を得て、この積分電圧を入力信号にフィードバックする
ことにより、入力信号の振幅の分布の平均とＡ／Ｄ変換
器の中央レベルとを正確に一致させるようにしたもので
ある。This invention provides a charge pump as a DC offset control circuit in an A/D conversion circuit such as a radio telescope to which a signal such as a DC-cut broadband signal is input, and the charge pump has an A/D converter. By providing the most significant bit (MSB) output of the output from the converter to obtain an integrated voltage and feeding this integrated voltage back to the input signal, the average distribution of the amplitude of the input signal and the A/D converter's The center level is precisely matched with the center level.
第３図は、従来のＡ／Ｄ変換回路の一例の構成を示すも
のである。入力側子２０からアナログの入力信号がアン
プ２１を介してローパスフィルタ２２に供給される。ロ
ーパスフィルタ２２は、サンプルホールド回路２４及び
Ａ／Ｄ変換器２５に供給されるサンプリングクロックの
周波数の１／２以下の帯域に入力信号を制限するもので
、ローパスフィルタ２２の出力がアンプ２３を介してサ
ンプルホールド回路２４に供給される。サンプルホール
ド回路２４において、入力信号がサンプリングクロック
のタイミングで標本化され、その時点の出力が保持され
る。サンプルホールド回路２４の出力がＡ／Ｄ変換器２
５に順次供給される。FIG. 3 shows the configuration of an example of a conventional A/D conversion circuit. An analog input signal is supplied from the input side element 20 to a low-pass filter 22 via an amplifier 21. The low-pass filter 22 limits the input signal to a band of 1/2 or less of the frequency of the sampling clock supplied to the sample-and-hold circuit 24 and the A/D converter 25. and is supplied to the sample and hold circuit 24. In the sample and hold circuit 24, the input signal is sampled at the timing of the sampling clock, and the output at that point in time is held. The output of the sample hold circuit 24 is sent to the A/D converter 2.
5 are sequentially supplied.
Ａ／Ｄ変換器２５において、標本化されたアナログの入
力信号が所定のビット数で量子化され、ディジタル信号
とされる。In the A/D converter 25, the sampled analog input signal is quantized with a predetermined number of bits and converted into a digital signal.
この第３図に示すようなＡ／Ｄ変換回路が電波望遠鏡、
レーダー、ソナー等に用いられている。The A/D conversion circuit shown in Fig. 3 is used for radio telescopes,
Used in radar, sonar, etc.
第４図は、電波望遠鏡、レーダー、ソナー等に用いられ
るＦＦＴ処理の構成の一例を示すものである。FIG. 4 shows an example of the configuration of FFT processing used in radio telescopes, radars, sonar, etc.
第４図において、３０゜〜３０．．で示されるのが音Ｗ
（マイクロフォン）或いは電波（アンテナ）のセンサー
である。センサー３０゜〜３ＯＮ−５に振幅分布の平均
がＯとなるような白色雑音に類似した広帯域信号が夫々
のセンサー３０゜〜３ＯＮ−１に入射される。センサー
３０゜〜３ＯＮ−。In FIG. 4, 30° to 30. ．． The sound W is indicated by
(microphone) or radio wave (antenna) sensor. A broadband signal similar to white noise whose amplitude distribution has an average of O is input to each of the sensors 30° to 3ON-1. Sensor 30°~3ON-.
から供給される各入力信号が第３図に示すようなＡ／Ｄ
変換回路３１゜〜３１．．．．において、アナログ−デ
ィジタル変換され、ディジタル信号とされ、Ａ／Ｄ変換
回路３１ｏ〜３１．〜．の各出力がディジタルのＦＦＴ
３２に供給される。ＦＦＴ３２において、ディジタルの
入力信号が高速フーリエ変換され、Ｎ個の方位データが
発生され、出力端子３３゜〜３３Ｎ−，に各方位データ
が出力される。即ち、センサー３０．〜３ＯＮ−，の夫
々に入射される入力信号の移相差により信号源の方向が
求められる。Each input signal supplied from the A/D as shown in Figure 3
Conversion circuit 31° to 31. ．． ．． ．． , analog-to-digital conversion is performed to obtain a digital signal, which is then sent to A/D conversion circuits 31o to 31. ~． Each output is a digital FFT
32. In the FFT 32, the digital input signal is fast Fourier transformed to generate N azimuth data, and each azimuth data is output to output terminals 33° to 33N-. That is, sensor 30. The direction of the signal source can be determined from the phase shift difference of the input signals input to each of the input signals .about.3ON-.
しかし、電波望遠鏡、レーダー、ソナー等に用いられる
Ａ／Ｄ変換回路のように広帯域信号を扱い高速動作が要
求されるものに関しては、Ａ／Ｄ変換器の前段における
ＤＣオフセットが信号検出能力の点で非常に問題となる
。例えば、入力部としてのセンサやセンサからＡ／Ｄ変
換器までの間のアンプ等のアナログ部において、経時変
化及び温度変化によりＤＣオフセットが不安定に変化し
、このＤＣオフセットを伴った入力信号がＡ／Ｄ変換器
によりディジタル化されＦＦＴに供給されると、本来の
信号源の方向と違う位置に信号源があるような方位デー
タがＦＦＴにおいて発生する可能性がある。However, for devices that handle wideband signals and require high-speed operation, such as A/D conversion circuits used in radio telescopes, radars, sonar, etc., the DC offset in the front stage of the A/D converter affects signal detection ability. becomes very problematic. For example, in an analog part such as a sensor as an input part or an amplifier between the sensor and an A/D converter, the DC offset changes unstably due to changes over time and temperature, and the input signal with this DC offset changes unstably. When digitized by an A/D converter and supplied to the FFT, there is a possibility that azimuth data will be generated in the FFT such that the signal source is located at a position different from the original direction of the signal source.
このため、Ａ／Ｄ変換器の後段において、ディジタル的
にフィードバック制御してＤＣオフセットを打ち消すこ
とが考えられるが、この場合には、Ａ／Ｄ変換器の振幅
レンジを大きなものとせねばならず、また回路が複雑な
ものとなり、高速化及び回路規模の点で問題となる。For this reason, it is possible to cancel the DC offset by digital feedback control in the subsequent stage of the A/D converter, but in this case, the amplitude range of the A/D converter must be widened. Moreover, the circuit becomes complicated, which poses problems in terms of speed increase and circuit scale.
従って、この発明の目的は、振幅分布の平均が０とされ
るような白色雑音等に類似した広帯域信号が供給される
Ａ／Ｄ変換回路において、簡単な構成のＤＣオフセット
制御回路を設けることにより、入力信号の振幅分布の平
均とＡ／Ｄ変換回路の中央レベルとを正確に一致させる
ことができるＡ／Ｄ変換回路を提供することにある。Therefore, an object of the present invention is to provide a DC offset control circuit with a simple configuration in an A/D conversion circuit to which a broadband signal similar to white noise or the like whose amplitude distribution has an average of 0 is supplied. Another object of the present invention is to provide an A/D conversion circuit that can accurately match the average amplitude distribution of an input signal with the center level of the A/D conversion circuit.
また、この発明の他の目的は、入力信号の振幅分布の平
均とＡ／Ｄ変換器の中央レベルとを正確に一敗させるこ
とができ、然もＡ／Ｄ変換器を高速動作させた場合にも
対応できるＡ／Ｄ変換回路を提供することにある。Another object of the present invention is to be able to accurately match the average amplitude distribution of the input signal to the center level of the A/D converter, and to achieve this even when the A/D converter is operated at high speed. It is an object of the present invention to provide an A/D conversion circuit that can also be used.
この発明は、Ａ／Ｄ変換器３からのディジタル信号の最
上位ビットをアナログ積分回路５，６で積分して出力電
圧を得、出力電圧をＡ／Ｄ変換器３の入力側のアナログ
回路２で加算してＤＣオフセットを自動制御することを
特徴とするＡ／Ｄ２換回路である。In this invention, the most significant bit of the digital signal from the A/D converter 3 is integrated by the analog integrating circuits 5 and 6 to obtain an output voltage. This is an A/D2 converter circuit that automatically controls the DC offset by adding .
オフセット制御回路としてのチャージポンプ５が設けら
れ、チャージポンプ５にＡ／Ｄ変換器３の最上位ビット
出力が制御信号として供給され、チャージポンプ５の動
作によりコンデンサ６において積分電圧が発生され、こ
の積分電圧がＤＣオフセットの補正信号としてＡ／Ｄ変
換器３の前段に供給される。温度等により不安定なりＣ
オフセットを伴う入力信号と補正信号とが加算されるこ
とにより、Ａ／Ｄ変換器３のディジタル出力信号の量子
化レベルの中央と入力信号の振幅の分布の平均とが一致
するように自動的に制御される。A charge pump 5 is provided as an offset control circuit, the most significant bit output of the A/D converter 3 is supplied to the charge pump 5 as a control signal, and an integrated voltage is generated in the capacitor 6 by the operation of the charge pump 5. The integrated voltage is supplied to the front stage of the A/D converter 3 as a DC offset correction signal. Becomes unstable due to temperature etc.C
By adding the input signal with an offset and the correction signal, the center of the quantization level of the digital output signal of the A/D converter 3 is automatically matched with the average of the amplitude distribution of the input signal. controlled.
以下、この発明の一実施例を図面を参照して説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例を示すもので、第１図にお
いて３で示されるのがＡ／Ｄ変換器である。FIG. 1 shows an embodiment of the present invention, and in FIG. 1, numeral 3 indicates an A/D converter.
入力側子ｌから帯域制限され、然も振幅の分布の平均が
Ｏとなるような白色雑音に類似したアナログの広帯域信
号が人力］３号として加算器２に供給される。この入力
信号は、前段に設けられた処理回路の温度等による特性
変化により不安定なりＣオフセットを伴ったものである
。An analog wideband signal similar to white noise, which is band-limited and whose amplitude distribution has an average of O, is supplied from the input terminal 1 to the adder 2 as input signal 3. This input signal becomes unstable due to characteristic changes due to temperature of the processing circuit provided in the preceding stage, and is accompanied by a C offset.
加算器２には、チャージポンプ５からＤＣオフセットを
打ち消すための補正信号が供給される。The adder 2 is supplied with a correction signal from the charge pump 5 for canceling the DC offset.
加算器２において、入力信号と補正信号とがアナログで
加算され、加算器２の出力がＡ／Ｄ変換器３に供給され
る。In the adder 2, the input signal and the correction signal are added in analog form, and the output of the adder 2 is supplied to the A/D converter 3.
Ａ／Ｄ変換器３には、端子４から入力信号の最高周波数
の２倍以上の周波数のサンプリングクロックが供給され
ている。Ａ／Ｄ変換器３において、サンプリングクロッ
クのタイミングで入力信号がそのレベルに対応して量子
化され、所定のビット数の例えば、２’ｓコンプリメン
タリ−コードのディジタル信号が出力される。２＋３コ
ンプリメンタリ−コードの最上位ビット（ＭＳＢ）の出
力は、量子化レベルの上側半分となる正の領域の場合に
おいては、「０」即ち、ローレベルとされ、量子化レベ
ルの下側半分となる負の領域の場合においては、「１」
即ち、ハイレベルとされる。The A/D converter 3 is supplied from a terminal 4 with a sampling clock having a frequency that is more than twice the highest frequency of the input signal. In the A/D converter 3, the input signal is quantized according to its level at the timing of the sampling clock, and a digital signal of a predetermined number of bits, for example, a 2's complementary code, is output. The output of the most significant bit (MSB) of the 2+3 complementary code is set to "0" or low level in the case of a positive region, which is the upper half of the quantization level, and becomes the lower half of the quantization level. In case of negative area, "1"
In other words, it is set to a high level.
Ａ／Ｄ変換器３から出力されるディジタル信号の最上位
ビットが制御信号としてチャージポンプ５の一方の入力
側子及び他方の入力側子に供給される。チャージポンプ
５は、容量の大きなコンデンサ６を有するもので、一方
の入力側子にハイレベルの信号が供給されると、コンデ
ンサ６に電荷を充電し、他方の入力側子にローレベルの
信号が供給されるとコンデンサ６を放電させる。このコ
ンデンサ６により積分された電圧がチャージポンプ５の
出力端子に発生する。The most significant bit of the digital signal output from the A/D converter 3 is supplied to one input terminal and the other input terminal of the charge pump 5 as a control signal. The charge pump 5 has a capacitor 6 with a large capacity. When a high-level signal is supplied to one input terminal, the charge pump 5 charges the capacitor 6, and a low-level signal is supplied to the other input terminal. When supplied, the capacitor 6 is discharged. A voltage integrated by this capacitor 6 is generated at the output terminal of the charge pump 5.
この積分電圧がＤＣオフセットの補正信号として、加算
器２に供給され、Ａ／Ｄ変換器３のディジタル信号出力
の最上位ビットのハイレベルとなる時間とローレベルと
なる時間が平均的に一致するように制御される。即ち、
Ａ／Ｄ変換器３のディジタル信号出力の最上位ビットが
ハイレベルの場合には、入力信号のレベルが引き上げら
れるように制御され、最上位ビットがローレベルの場合
には入力信号のレベルが引き下げられるように制御され
て、ディジタル信号出力の量子化レベルの中央のレベル
と入力信号の振幅分布の平均値とが一致するように制御
される。This integrated voltage is supplied to the adder 2 as a DC offset correction signal, and the time when the most significant bit of the digital signal output from the A/D converter 3 becomes high level and the time when it becomes low level match on average. controlled as follows. That is,
When the most significant bit of the digital signal output of the A/D converter 3 is at high level, the level of the input signal is controlled to be raised, and when the most significant bit is at low level, the level of the input signal is decreased. The center level of the quantization level of the digital signal output is controlled to match the average value of the amplitude distribution of the input signal.
尚、この発明の一実施例において、Ａ／Ｄ変換器３のデ
ィジタル出力は、２”Ｓコンプリメンタリ−コードとは
限らずオフセットバイナリ−コードや、ストレートバイ
ナリ−コードでも良い。In one embodiment of the present invention, the digital output of the A/D converter 3 is not limited to the 2''S complementary code, but may be an offset binary code or a straight binary code.
第２図は、この発明の他の実施例を示すもので、Ａ／Ｄ
変換器３の最上位ビットの出力信号線とチャージポンプ
５との間に４ビツトのシフトレジスタ７及びフリップフ
ロップ９．１０を設けて、チャージポンプ５の前段にお
いて最上位ビット出力をディジタル処理し、Ａ／Ｄ変換
器３を高速動作させながら、チャージポンプ５を低速で
動作させるようにしたものである。尚、フリップフロッ
プ９．１０の代わりに、モノマルチバイブレータを用い
ても良い。FIG. 2 shows another embodiment of the invention, in which the A/D
A 4-bit shift register 7 and a flip-flop 9.10 are provided between the output signal line of the most significant bit of the converter 3 and the charge pump 5, and the most significant bit output is digitally processed at the stage before the charge pump 5. The charge pump 5 is operated at a low speed while the A/D converter 3 is operated at a high speed. Incidentally, a mono-multivibrator may be used instead of the flip-flops 9 and 10.
この第２図に示す他の実施例では、シフトレジスタ７及
びフリップフロップ９．１０以外の部分は、上述の一実
施例と同様の構成とされている。In the other embodiment shown in FIG. 2, the components other than the shift register 7 and the flip-flops 9 and 10 have the same structure as in the above-described embodiment.
シフトレジスタ７は、例えば４ビツト出力のユニバーサ
ルシフトレジスタであり、左端の直列入力として、常に
ローレベル°Ｌ°が供給され、また、右端の直列入力と
して、常にハイレベル。The shift register 7 is, for example, a 4-bit output universal shift register, and the leftmost serial input is always supplied with a low level °L°, and the rightmost serial input is always supplied with a high level.
Ｈｏが供給される。シフトレジスタ７のクロック入力側
子が端子４に接続され、Ａ／Ｄ変換器３のサンプリング
クロックがシストレジスタフに供給される。また、シフ
トレジスタ７はリセット入力側子８を有しており、電源
投入と同時にリセット信号が供給される。Ho is supplied. The clock input side of the shift register 7 is connected to the terminal 4, and the sampling clock of the A/D converter 3 is supplied to the shift register 7. Further, the shift register 7 has a reset input side terminal 8, and a reset signal is supplied at the same time as the power is turned on.
Ａ／Ｄ変換器３の最上位ビットの出力信号線とシフトレ
ジスタ７のＬ／Ｒシフト制？Ｉｌ端子とが接続され、Ａ
／Ｄ変換器３の最上位ビット出力がシフトレジスタ７に
供給される。この最上位ビットがローレベルの場合には
、右シフト動作が設定され、端子４からのサンプリング
クロックのタイミングで、シフトレジスタ７の並列出力
端子の左端の出力端子がローレベルとなる。以下右シフ
ト動作の時には、１クロ、り毎にシストレジスタ７が右
に１ビツトシフトされる。また、最上位ビット出力がハ
イレベルの場合には、左シフト動作が設定され、端子４
からのサンプリングクロックのタイミングで、シフトレ
ジスタ７の並列出力端子の右端の出力端子がハイレベル
となる。以下、右シフト動作時には、シフトレジスタ７
の出力が１クロツク毎に左にｌビットシフトされる。L/R shift system between the output signal line of the most significant bit of the A/D converter 3 and the shift register 7? Il terminal is connected and A
The most significant bit output of the /D converter 3 is supplied to a shift register 7. When this most significant bit is at a low level, a right shift operation is set, and at the timing of the sampling clock from the terminal 4, the leftmost output terminal of the parallel output terminals of the shift register 7 goes to a low level. Thereafter, during the right shift operation, the system register 7 is shifted one bit to the right every 1 digit. Furthermore, when the most significant bit output is at a high level, left shift operation is set and terminal 4
At the timing of the sampling clock from , the rightmost output terminal of the parallel output terminals of the shift register 7 becomes high level. Below, during right shift operation, shift register 7
The output of is shifted l bits to the left every clock.
シフトレジスタ７の左端の出力端子がフリップフロップ
９の入力側子に接続され、フリップフロップ９の出力端
子がチャージポンプ５の一方の入力側子に接続される。The leftmost output terminal of the shift register 7 is connected to the input terminal of the flip-flop 9, and the output terminal of the flip-flop 9 is connected to one input terminal of the charge pump 5.
また、シフトレジスタ７の右端の出力端子がフリップフ
ロップ１０の入力側子に接続され、フリップフロップ１
０の出力端子がチャージポンプ５の他方の入力側子に接
続される。つまり、フリップフロップ９及び１０の出力
が制御信号としてチャージポンプ５に供給される。Further, the rightmost output terminal of the shift register 7 is connected to the input side of the flip-flop 10, and the flip-flop 1
The 0 output terminal is connected to the other input terminal of the charge pump 5. That is, the outputs of flip-flops 9 and 10 are supplied to charge pump 5 as control signals.
また、フリップフロップ９及び１０には、端子１１から
例えば、サンプリングクロックの周波数の１／３の周波
数のクロックが供給される。１シフトレジスタ７にリセ
ット信号が供給されるとシフトレジスタ７の４ビツトの
並列出力が全てローレベルとされる（Ｌ、Ｌ、Ｌ、Ｌ）
、端子１１からのクロックのタイミングでシフトレジス
タ７の右端及び左端の出力がフリップフロップ９及び１
０に取り込まれ、フリップフロップ１０からローレベル
の信号がチャージポンプ５の他方の入力側子に供給され
る。そして、コンデンサ６の電荷が放電され、入力信号
のレベルが引き下げられるように制御される。Further, the flip-flops 9 and 10 are supplied with a clock having a frequency that is, for example, 1/3 of the frequency of the sampling clock from a terminal 11. 1 When a reset signal is supplied to shift register 7, all 4-bit parallel outputs of shift register 7 are set to low level (L, L, L, L).
, the right and left end outputs of the shift register 7 are output to the flip-flops 9 and 1 at the timing of the clock from the terminal 11.
0, and a low level signal is supplied from the flip-flop 10 to the other input terminal of the charge pump 5. Then, the charge in the capacitor 6 is discharged, and the level of the input signal is controlled to be lowered.
次に、Ａ／Ｄ変換器３の最上位ビット出力がローレベル
の場合には、サンプリングクロックのタイミングで左側
の直列入力側子からローレベルが取り込まれ、右に１ビ
ツトシフトされる（Ｌ、Ｌ。Next, when the most significant bit output of the A/D converter 3 is low level, the low level is taken in from the left serial input side at the timing of the sampling clock and shifted one bit to the right (L, L .
Ｌ、Ｌ）、この状態で入力アナログレベルが低下するこ
とにより、Ａ／Ｄ変換器３の最上位ピント出力がハイレ
ベルになると、サンプリングクロックのタイミングで右
側の直列入力側子からハイレベルが取り込まれ、左にｌ
ビ・ツトシフトされる（Ｌ、Ｌ、Ｌ、Ｈ）。端子１１の
クロックのタイミングでシフトレジスタ７の左端及び右
端の出力がフリップフロップ９及び１０に取り込まれ、
シフトレジスタ７の右端の出力がローレベルの場合には
、更に入力信号のレベルが引き下げられるように制御さ
れ、シフトレジスタ７の右端の出力がハイレベルの場合
には、チャージポンプ５の充電動作及び放電動作が停止
される。In this state, when the input analog level decreases and the highest pinpoint output of the A/D converter 3 becomes high level, a high level is taken in from the right series input side at the timing of the sampling clock. l on the left
Bit shifted (L, L, L, H). The left end and right end outputs of the shift register 7 are taken into the flip-flops 9 and 10 at the timing of the clock of the terminal 11,
When the rightmost output of the shift register 7 is at a low level, the level of the input signal is controlled to be further lowered, and when the rightmost output of the shift register 7 is at a high level, the charging operation of the charge pump 5 and The discharge operation is stopped.
そして、入力アナログレベルが低く、最上位ビット出力
がハイレベルの状態では、順次、シフトレジスタ７がサ
ンプリングクロック毎に左にシフトされ、（Ｈ，Ｈ，Ｈ
，Ｈ）となる。この時に、端子１１からのクロックのタ
イミングでシフトレジスタ７の左端及び右端の出力がフ
リップフロップ９及び１０に取り込まれると、フリップ
フロップ９からハイレベルの信号がチャージポンプ５に
供給され、コンデンサ６が充電され、入力信号のレベル
が引き上げられるように制御される。Then, when the input analog level is low and the most significant bit output is high level, the shift register 7 is sequentially shifted to the left for each sampling clock (H, H, H
,H). At this time, when the left end and right end outputs of the shift register 7 are taken into the flip-flops 9 and 10 at the timing of the clock from the terminal 11, a high level signal is supplied from the flip-flop 9 to the charge pump 5, and the capacitor 6 is The battery is charged and controlled to raise the level of the input signal.
即ち、チャージポンプ５の動作は、最低サンプリングク
ロックの３クロック分の時間が必要とされて制御され、
Ａ／Ｄ変換器３が高速で動作するにも係わらず、チャー
ジポンプ５は低速で動作する。That is, the operation of the charge pump 5 is controlled by requiring a minimum of three sampling clocks,
Although the A/D converter 3 operates at high speed, the charge pump 5 operates at low speed.
尚、この発明の他の実施例においては、シフトレジスタ
７の出力端子数及びフリップフロップ９及び１０に供給
されるクロックの周波数は、チャージポンプ５の応答速
度に対応して適当なものとされる。また、この発明の他
の実施例においては、シフトレジスタ７及びフリップフ
ロップ９及び１０を用いる構成について説明したがＡ／
Ｄ変換器３の最上位ビット出力をサンプル間引きする構
成としても良い、また、最上位ビット出力のハイレベル
（又はローレベル）の期間を所定の周期ごとニカウンタ
により計数し、ハイレベルの期間がローレベルの期間よ
り長゛い場合には、所定の周期ハイレベルを出力し、逆
の場合には、所定の周期ローレベルを出力するようにし
ても良い。更に・最上位ビット出力をシフトレジスタに
供給し、連続する複数の最上位ビットを多数決論理回路
に供給し、多数決論理の出力を間引（ようにしても良い
。In other embodiments of the present invention, the number of output terminals of the shift register 7 and the frequency of the clocks supplied to the flip-flops 9 and 10 are set appropriately depending on the response speed of the charge pump 5. . Further, in other embodiments of the present invention, a configuration using a shift register 7 and flip-flops 9 and 10 has been described;
The most significant bit output of the D converter 3 may be sample-thinned, or the high level (or low level) period of the most significant bit output may be counted by a counter every predetermined period, and the high level period is replaced by the low level period. If the period is longer than the period of the level, a high level for a predetermined period may be output, and in the opposite case, a low level for a predetermined period may be output. Furthermore, the most significant bit output may be supplied to a shift register, a plurality of consecutive most significant bits may be supplied to a majority logic circuit, and the output of the majority logic may be thinned out.
〔発明の効果〕
この発明では、ＤＣオフセット制御回路としてチャージ
ポンプが設けられ、このチャージポンプにＡ／Ｄ変換器
の最上位ビット出力が制御信号として供給され、チャー
ジポンプの動作により得られる積分電圧がＤＣオフセッ
トの補正信号として入力信号に加算され、フィードバッ
ク制御される。[Effects of the Invention] In this invention, a charge pump is provided as a DC offset control circuit, and the most significant bit output of an A/D converter is supplied to this charge pump as a control signal, and the integrated voltage obtained by the operation of the charge pump is is added to the input signal as a DC offset correction signal and subjected to feedback control.
このため、この発明の一実施例に依れば、振幅分布の平
均がＯとされるような白色雑音に類似し、広帯域信号が
供給されるＡ／Ｄ変換器において、入力信号の振幅分布
の平均とＡ／Ｄ変換器の中央レベルとを正確に一致され
ることができる。Therefore, according to an embodiment of the present invention, in an A/D converter to which a wideband signal similar to white noise whose average amplitude distribution is O is supplied, the amplitude distribution of an input signal is The average and the center level of the A/D converter can be precisely matched.
また、この発明の他の実施例においては、チャージポン
プの、応答速度に対応して低速動作させる手段が設けら
れているため、Ａ／Ｄ変換器を高速動作させても、入力
信号の振幅分布の平均とＡ／Ｄ変換器の中央レベルとを
正確に一致させることができる。Further, in another embodiment of the present invention, since a means for operating the charge pump at a low speed corresponding to the response speed of the charge pump is provided, even if the A/D converter is operated at a high speed, the amplitude distribution of the input signal is It is possible to accurately match the average of the A/D converter with the center level of the A/D converter.
従って、この発明が通用されたＡ／Ｄ変換回路を電波望
遠鏡、レーダ、ソナー等に用いれば、信号検出能力を従
来のものに比べて向上させることができる。Therefore, if an A/D conversion circuit to which the present invention is applied is used in radio telescopes, radars, sonar, etc., the signal detection ability can be improved compared to conventional circuits.
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の他の実施例を示すブロック図、第３図はＡ
／Ｄ変換回路の説明に用いるブロック図、第４図はＡ／
Ｄ変換回路が用いられたＦＦＴ処理の構成の説明に用い
るブロック図である。
図面における主要な符号の説明
１：入力側子、２：加算器、ｌＡ／Ｄ変換器。
４：サンプリングクロックの供給端子。
５：チャージポンプ、６：積分用のコンデンサ。
−１吃捌
第２図
Ａ１０麦樗回卦
第３図
ＦＦＴ丸！日賂
第４図FIG. 1 is a block diagram showing one embodiment of this invention, FIG. 2 is a block diagram showing another embodiment of this invention, and FIG. 3 is a block diagram showing an embodiment of this invention.
The block diagram used to explain the /D conversion circuit, Figure 4, is the A/D conversion circuit.
FIG. 2 is a block diagram used to explain the configuration of FFT processing using a D conversion circuit. Explanation of main symbols in the drawings 1: Input side child, 2: Adder, lA/D converter. 4: Sampling clock supply terminal. 5: Charge pump, 6: Integrating capacitor. -1 Editing Figure 2 A10 Mugiku Cycle Figure 3 FFT circle! Japanese bribe figure 4
Claims (1)
で積分して出力電圧を得、上記出力電圧を入力側のアナ
ログ回路で加算してＤＣオフセットを自動制御すること
を特徴とするＡ／Ｄ変換回路。An A/D conversion circuit characterized in that the most significant bit of an output digital signal is integrated by an analog integrating circuit to obtain an output voltage, and the output voltage is added by an analog circuit on the input side to automatically control a DC offset.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193379A JP2584437B2 (en) | 1985-08-31 | 1985-08-31 | A / D conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193379A JP2584437B2 (en) | 1985-08-31 | 1985-08-31 | A / D conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6253023A true JPS6253023A (en) | 1987-03-07 |
| JP2584437B2 JP2584437B2 (en) | 1997-02-26 |
Family
ID=16306939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193379A Expired - Lifetime JP2584437B2 (en) | 1985-08-31 | 1985-08-31 | A / D conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584437B2 (en) |
Cited By (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2584437B2 (en) | 1997-02-26 |
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