JP3113527B2 - A / D converter - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はオーバサンプルＡ／Ｄ変
換器に関するものであるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oversampled A / D converter.
【０００２】[0002]
【従来の技術】図７は、従来のオーバサンプルＡ／Ｄ変
換器（以下、単にＡ／Ｄ変換器という）５１の回路図で
ある。2. Description of the Related Art FIG. 7 is a circuit diagram of a conventional oversampled A / D converter (hereinafter simply referred to as an A / D converter) 51.
【０００３】Ａ／Ｄ変換器５１に入力されたアナログ信
号Ａinは、ΔΣ（デルタ・シグマ）変調回路（ΣΔ変調
回路という場合もある）５２に入力される。ΔΣ変調回
路５２は、入力したアナログ信号Ａinの信号周波数の数
十〜数百倍のクロック信号φ 1 ，φ2 に基づいてサンプ
リングする。そして、ΔΣ変調回路５２は、そのサンプ
リングしたデータを１ビットに量子化したビット列デー
タを生成、ディジタルフィルタ５３へ出力するようにな
っている。The analog signal input to the A / D converter 51
The signal Ain is a ΔΣ (delta-sigma) modulation circuit (ΣΔ modulation
Circuit 52). ΔΣ modulation times
The path 52 is the number of signal frequencies of the input analog signal Ain.
Clock signal φ of ten to several hundred times 1, ΦTwoBased on sump
Ring. The ΔΣ modulation circuit 52 outputs the sum
Bit string data obtained by quantizing the ringed data to 1 bit
And outputs the data to the digital filter 53.
ing.
【０００４】ディジタルフィルタ５３はデシメーション
フィルタであって、コムフィルタ５４とＦＩＲフィルタ
５５とから構成され、入力したビット列データをデシメ
ーション（間引き）処理し、その処理結果をディジタル
データＤout として出力するようになっている。The digital filter 53 is a decimation filter, and is composed of a comb filter 54 and an FIR filter 55. The digital filter 53 performs decimation (decimation) of the input bit string data, and outputs the processing result as digital data Dout. ing.
【０００５】図８に示すように、ΔΣ変調回路５２は、
スイッチト・キャパシタ積分回路（以下、単に積分回路
という）６１，６２を２段直列に接続した２次のΔΣ変
調回路である。ΔΣ変調回路５２に入力されたアナログ
信号Ａinは、クロック信号φ 1 ，φ2 に同期して動作す
る積分回路６１、６２により積分され、量子化回路６３
に入力される。As shown in FIG. 8, a ΔΣ modulation circuit 52
Switched capacitor integration circuit (hereinafter simply referred to as integration circuit
Second order ΔΣ conversion in which 61 and 62 are connected in two stages in series.
It is a tuning circuit. Analog input to the ΔΣ modulation circuit 52
The signal Ain is the clock signal φ 1, ΦTwoWorks in sync with
And a quantization circuit 63.
Is input to
【０００６】量子化回路６３は、コンパレータ６４とフ
リップフロップ回路６５とから構成され、そのコンパレ
ータ６４は、積分回路６１，６２を介して入力したアナ
ログ信号Ａinと接地電位（ＯＶ）とを比較し、正電圧又
は負電圧を出力する。フリップフロップ回路６５は、ク
ロック信号φ1 に基づいて、コンパレータ６４から出力
される正電圧を入力した場合には、「１」を、負電圧を
入力した場合には「０」を出力するようになっている。The quantizing circuit 63 comprises a comparator 64 and a flip-flop circuit 65. The comparator 64 compares the analog signal Ain input via the integrating circuits 61 and 62 with a ground potential (OV). Outputs positive or negative voltage. The flip-flop circuit 65 outputs “1” based on the clock signal φ 1 when a positive voltage output from the comparator 64 is input, and outputs “0” when a negative voltage is input. Has become.
【０００７】フリップフロップ回路６５から出力される
「１」又は「０」は、Ｄ／Ａ変換回路６６に入力され
る。Ｄ／Ａ変換回路６６は、フリップフロップ回路６５
から入力した「１」又は「０」に応じて、入力した基準
電圧Ｖref を積分回路６１，６２へフィードバックする
ようになっている。即ち、Ｄ／Ａ変換回路６６は、
「１」を入力した場合には負電圧−Ｖref を、「０」を
入力した場合には正電圧＋Ｖref を積分回路６１，６２
へフィードバックする。[0007] “1” or “0” output from the flip-flop circuit 65 is input to the D / A conversion circuit 66. The D / A conversion circuit 66 includes a flip-flop circuit 65
The input reference voltage Vref is fed back to the integration circuits 61 and 62 in accordance with "1" or "0" input from. That is, the D / A conversion circuit 66
When "1" is input, the negative voltage -Vref is input. When "0" is input, the positive voltage + Vref is input.
Feedback to
【０００８】積分回路６１，６２は、フィードバックさ
れた負電圧−Ｖref 又は正電圧＋Ｖref を、次にクロッ
ク信号φ1 ，φ2 に同期して入力したアナログ信号Ａin
に加算し、その加算した電圧を積分するようになってい
る。The integrating circuits 61 and 62 receive the feedback negative voltage −Vref or positive voltage + Vref, and then input the analog signal Ain which is input in synchronization with the clock signals φ 1 and φ 2.
And the integrated voltage is integrated.
【０００９】即ち、ΔΣ変調回路５２は、クロック信号
φ1 ，φ2 に同期して動作し、入力したアナログ信号Ａ
inとフィードバックされた負電圧−Ｖref 又は正電圧＋
Ｖref との差分を積分する。そして、量子化回路６３
は、その積分結果を入力し、クロック信号φ1 に基づい
て、「１」又は「０」のビット列データＤb を出力する
ようになっている。That is, the ΔΣ modulation circuit 52 operates in synchronization with the clock signals φ 1 and φ 2, and receives the input analog signal A
negative voltage -Vref or positive voltage +
Integrate the difference with Vref. Then, the quantization circuit 63
Receives the results of integration, on the basis of the clock signal phi 1, and outputs the bit string data Db is "1" or "0".
【００１０】[0010]
【発明が解決しようとする課題】ところで、図８に示す
ΔΣ変調回路５２においては、許容範囲を越えた電圧の
アナログ信号Ａinが入力されたり、積分器の位相遅延に
よりフィードバックループが発振したりする場合があ
る。すると、ΔΣ変調回路５２は、出力されるビット列
データデータＤb が発散したりする不安定な状態にな
る。In the ΔΣ modulation circuit 52 shown in FIG. 8, an analog signal Ain having a voltage exceeding an allowable range is input, or a feedback loop oscillates due to a phase delay of an integrator. There are cases. Then, the ΔΣ modulation circuit 52 enters an unstable state in which the output bit string data Db diverges.
【００１１】ΔΣ変調回路５２が不安定な状態になる
と、そのΔΣ変調回路５２から出力されるビット列デー
タＤb は、連続した「１」又は「０」が多くなる。その
ため、ビット列データＤb の連続する「１」又は「０」
の数をカウントし、そのカウント値が所定の値以上の場
合にΔΣ変調回路５２が不安定状態にあると判断するこ
とが可能となる。そのため、ΔΣ変調回路５２には、不
安定状態を検出するためのカウンタ６７が設けられてい
る。When the ΔΣ modulation circuit 52 is in an unstable state, the bit string data Db output from the ΔΣ modulation circuit 52 has many consecutive “1” or “0”. Therefore, consecutive “1” or “0” of the bit string data Db
Is counted, and when the count value is equal to or larger than a predetermined value, it is possible to determine that the ΔΣ modulation circuit 52 is in an unstable state. Therefore, the ΔΣ modulation circuit 52 is provided with a counter 67 for detecting an unstable state.
【００１２】カウンタ６７は、ΔΣ変調回路５２から出
力されるビット列データＤb を入力し、そのビット列デ
ータＤb の連続する「１」又は「０」の数をカウントす
る。そして、そのカウント値が所定の値以上になると、
カウンタ６７は、Ｈレベルのリセット信号RST を各積分
回路６１，６２へ出力する。The counter 67 receives the bit string data Db output from the ΔΣ modulation circuit 52 and counts the number of consecutive “1” or “0” in the bit string data Db. Then, when the count value becomes a predetermined value or more,
The counter 67 outputs an H-level reset signal RST to each of the integration circuits 61 and 62.
【００１３】各積分回路６１，６２の積分容量Ｃi に
は、それぞれアナログスイッチ６８，６９（図では、Ｎ
チャネルＭＯＳトランジスタで示しているが、実際には
双方向のＣＭＯＳトランジスタである）が並列に接続さ
れ、そのアナログスイッチ６８，６９のゲート端子には
カウンタ６７からのリセット信号が入力される。そし
て、アナログスイッチ６８，６９は、Ｈレベルのリセッ
ト信号を入力すると、それぞれ並列に接続された積分容
量Ｃi の両端を短絡する。すると、積分回路６１，６２
はリセットされるので、ΔΣ変調回路５２が安定した動
作状態に復帰することができるようになっている。The integrating capacitors Ci of the integrating circuits 61 and 62 have analog switches 68 and 69 (N in the figure, respectively).
A channel MOS transistor, which is actually a bidirectional CMOS transistor) is connected in parallel, and a reset signal from a counter 67 is input to the gate terminals of the analog switches 68 and 69. When the analog switches 68 and 69 receive the H-level reset signal, both ends of the integration capacitors Ci connected in parallel are short-circuited. Then, the integration circuits 61 and 62
Is reset, so that the ΔΣ modulation circuit 52 can return to a stable operation state.
【００１４】しかしながら、不安定状態を検出するため
のカウンタ６７を設ける分、ΔΣ変調回路５２の回路構
成が複雑になり、Ａ／Ｄ変換器５１の回路規模が大きく
なるという問題があった。特に、カウンタ６７のビット
数が多くなると、回路規模が大幅に増大し、集積化に際
に障害となる。However, the provision of the counter 67 for detecting an unstable state complicates the circuit configuration of the ΔΣ modulation circuit 52 and causes a problem that the circuit scale of the A / D converter 51 becomes large. In particular, when the number of bits of the counter 67 is increased, the circuit scale is significantly increased, which is an obstacle to integration.
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、簡単な構成でΔΣ変調回路をリセッ
トすることができるＡ／Ｄ変換器を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide an A / D converter capable of resetting a ΔΣ modulation circuit with a simple configuration.
【００１６】[0016]
【課題を解決するための手段】請求項１に記載の発明
は、連続的に変化するアナログ信号を、そのアナログ信
号の周波数より高い周波数に従って量子化し、その量子
化した値に対応するビット列データを生成するΔΣ変調
回路と、前記ΔΣ変調回路から出力されるビット列デー
タの高周波数成分のレベルを低減し、複数ビットのディ
ジタルデータに変換して出力するディジタルフィルタ
と、前記ディジタルフィルタから出力されるディジタル
データが所定の範囲内にあるか否かを判断し、その判断
結果に応じてリセット信号を発生するリセット信号生成
回路と、を備え、前記ΔΣ変調回路は、前記リセット信
号生成回路から出力されるリセット信号に応答して初期
設定されることを要旨とする。According to the present invention, a continuously changing analog signal is quantized in accordance with a frequency higher than the frequency of the analog signal, and bit string data corresponding to the quantized value is converted. A ΔΣ modulation circuit to generate, a digital filter that reduces the level of a high frequency component of the bit string data output from the ΔΣ modulation circuit, converts the data into a plurality of bits of digital data and outputs the digital data, and a digital output from the digital filter. A reset signal generation circuit that determines whether data is within a predetermined range and generates a reset signal according to the determination result, wherein the ΔΣ modulation circuit is output from the reset signal generation circuit. The gist is to be initialized in response to the reset signal.
【００１７】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データの許容範囲に対応する設定値が格納され、この設
定値と前記ディジタルデータとを比較するディジタルコ
ンパレータと、前記ディジタルコンパレータの比較結果
に基づいてリセット信号を生成するオア回路と、よりな
ることを要旨とする。According to a second aspect of the present invention, in the A / D converter according to the first aspect, the reset signal generation circuit includes a setting value corresponding to an allowable range of digital data output from the digital filter. The gist of the present invention includes a digital comparator that stores the set value and the digital data, and an OR circuit that generates a reset signal based on a comparison result of the digital comparator.
【００１８】請求項３に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データを構成する複数ビットの排他的論理和に基づいて
リセット信号を生成する排他的論理和回路であることを
要旨とする。According to a third aspect of the present invention, in the A / D converter according to the first aspect, the reset signal generation circuit includes a plurality of bits of exclusive logic constituting digital data output from the digital filter. The gist is an exclusive OR circuit that generates a reset signal based on the sum.
【００１９】請求項４に記載の発明は、請求項１乃至３
の内の１項に記載のＡ／Ｄ変換器において、前記ΔΣ変
調回路は、クロック信号に同期してアナログ信号を積分
する積分回路を含み、この積分回路が前記リセット信号
生成回路から出力されるリセット信号に応答してリセッ
トされることを要旨とする。The invention described in claim 4 is the first to third aspects of the present invention.
2. The A / D converter according to item 1, wherein the ΔΣ modulation circuit includes an integration circuit that integrates an analog signal in synchronization with a clock signal, and the integration circuit is output from the reset signal generation circuit. The gist is that the reset is performed in response to the reset signal.
【００２０】[0020]
【作用】従って、請求項１に記載の発明によれば、ΔΣ
変調回路には、連続的に変化するアナログ信号が入力さ
れ、そのアナログ信号は周波数より高い周波数に従って
量子化され、その量子化された値に対応するビット列デ
ータが生成される。ディジタルフィルタには、ΔΣ変調
回路から出力されるビット列データが入力され、高周波
数成分のレベルが低減され、複数ビットのディジタルデ
ータに変換されて出力される。リセット信号生成回路に
は、ディジタルフィルタから出力されるディジタルデー
タが入力され、そのディジタルデータが所定の範囲内に
あるか否かが判断され、その判断結果に応じてリセット
信号が発生される。そして、ΔΣ変調回路は、リセット
信号生成回路から出力されるリセット信号に応答して初
期設定される。Therefore, according to the first aspect of the present invention, ΔΣ
A continuously changing analog signal is input to the modulation circuit, the analog signal is quantized according to a frequency higher than the frequency, and bit string data corresponding to the quantized value is generated. The bit string data output from the ΔΣ modulation circuit is input to the digital filter, the level of the high frequency component is reduced, and the digital filter is converted into a plurality of bits of digital data and output. Digital data output from the digital filter is input to the reset signal generation circuit, and it is determined whether or not the digital data is within a predetermined range, and a reset signal is generated according to the determination result. Then, the ΔΣ modulation circuit is initialized in response to the reset signal output from the reset signal generation circuit.
【００２１】請求項２に記載の発明によれば、リセット
信号生成回路は、ディジタルコンパレータとオア回路と
から構成される。ディジタルコンパレータには、ディジ
タルフィルタから出力されるディジタルデータの許容範
囲に対応する設定値が格納され、この設定値とディジタ
ルデータとが比較される。オア回路には、ディジタルコ
ンパレータの比較結果が入力され、その比較結果に基づ
いてリセット信号が生成される。According to the second aspect of the present invention, the reset signal generation circuit includes a digital comparator and an OR circuit. The digital comparator stores a set value corresponding to an allowable range of the digital data output from the digital filter, and compares the set value with the digital data. The comparison result of the digital comparator is input to the OR circuit, and a reset signal is generated based on the comparison result.
【００２２】請求項３に記載の発明によれば、リセット
信号生成回路は排他的論理和回路であって、ディジタル
フィルタから出力されるディジタルデータを構成する複
数ビットの排他的論理和に基づいてリセット信号が生成
される。According to the third aspect of the present invention, the reset signal generation circuit is an exclusive OR circuit, and resets based on the exclusive OR of a plurality of bits constituting digital data output from the digital filter. A signal is generated.
【００２３】請求項４に記載の発明によれば、ΔΣ変調
回路には、クロック信号に同期してアナログ信号を積分
する積分回路が含まれ、この積分回路がリセット信号生
成回路から出力されるリセット信号に応答してリセット
される。According to the fourth aspect of the present invention, the ΔΣ modulation circuit includes an integration circuit for integrating an analog signal in synchronization with a clock signal, and the integration circuit includes a reset signal output from the reset signal generation circuit. Reset in response to a signal.
【００２４】[0024]
【実施例】以下、本発明を具体化した一実施例のオーバ
サンプルＡ／Ｄ変換器を図１〜図５に従って説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An oversampled A / D converter according to an embodiment of the present invention will be described below with reference to FIGS.
【００２５】図１に示すように、オーバサンプルＡ／Ｄ
変換器１は、入力回路２、ΔΣ変調回路３、コムフィル
タ４、ＦＩＲ（Finite Impulse Response ）フィルタ
５、リセット信号生成回路６により構成されている。As shown in FIG. 1, oversample A / D
The converter 1 includes an input circuit 2, a ΔΣ modulation circuit 3, a comb filter 4, a FIR (Finite Impulse Response) filter 5, and a reset signal generation circuit 6.
【００２６】入力回路２は、外部からシステムクロック
信号CLK を入力し、そのシステムクロック信号CLK に基
づいて所定の周波数のクロック信号φ1 ，φ2 を生成
し、出力するようになっている。クロック信号φ1 ，φ
2 は、所定のタイミングで交互にＨレベルとなるパルス
信号である。即ち、あるタイミングのとき、クロック信
号φ1 はＨレベル、クロック信号φ2 はＬレベルとなっ
ている。そして、次のタイミングでは、クロック信号φ
1 はＬレベル、クロック信号φ2 はＨレベルとなるよう
に生成される。The input circuit 2 receives a system clock signal CLK from outside and generates and outputs clock signals φ 1 and φ 2 of a predetermined frequency based on the system clock signal CLK. Clock signals φ 1 , φ
Numeral 2 is a pulse signal which alternately goes to H level at a predetermined timing. That is, when the certain timing, the clock signal phi 1 is H level, the clock signal phi 2 becomes the L level. Then, at the next timing, the clock signal φ
1 is at the L level, the clock signal phi 2 is generated as an H level.
【００２７】ΔΣ変調回路３は、Ａ／Ｄ変換器１の外部
からアナログ信号Ａinを入力している。また、ΔΣ変調
回路３は、入力回路２からクロック信号φ1 ，φ2 を入
力している。ΔΣ変調回路３は２次のΔΣ変調回路であ
って、図２に示すように、積分回路１１，１２、量子化
回路１３、Ｄ／Ａ変換回路１４により構成されている。The ΔΣ modulation circuit 3 receives an analog signal Ain from outside the A / D converter 1. Further, the ΔΣ modulation circuit 3 receives clock signals φ 1 and φ 2 from the input circuit 2. The ΔΣ modulation circuit 3 is a second-order ΔΣ modulation circuit, and includes integration circuits 11 and 12, a quantization circuit 13, and a D / A conversion circuit 14, as shown in FIG.
【００２８】積分回路１１，１２はスイッチトキャパシ
タ積分回路であって、それぞれサンプリング容量Ｃs 、
オペアンプＯＰ、積分容量Ｃi 、アナログスイッチSW1
〜SW4 により構成されている。The integrating circuits 11 and 12 are switched capacitor integrating circuits, each of which has a sampling capacitance Cs,
Operational amplifier OP, integral capacitance Ci, analog switch SW1
~ SW4.
【００２９】アナログスイッチSW2 ，SW3 にはクロック
信号φ1 が入力され、アナログスイッチSW1 ，SW4 には
クロック信号φ2 が入力されている。これらのアナログ
スイッチSW1 〜SW4 は、図面上ではＮチャネルＭＯＳト
ランジスタで示しているが、実際には、双方向のＣＭＯ
Ｓトランジスタで構成されている。そして、クロック信
号φ1 ，φ2 に基づいてアナログスイッチSW2 ，SW3 と
アナログスイッチSW1，SW4 とが交互にオン・オフ制御
されるようになっている。クロック信号φ1 ，φ2 は、
アナログスイッチSW1 ，SW2 あるいはアナログスイッチ
SW3 ，SW4 を同時にオンさせることのないようにその位
相が設定されている。The clocked signal phi 1 the analog switches SW2, SW3 is input, the clock signal phi 2 is input to the analog switch SW1, SW4. Although these analog switches SW1 to SW4 are shown by N-channel MOS transistors in the drawing, they are actually
It is composed of S transistors. The clock signal phi 1, and the analog switch SW2, SW3 based on phi 2 and the analog switches SW1, SW4 is adapted to be on-off controlled alternately. The clock signals φ 1 and φ 2 are
Analog switch SW1, SW2 or analog switch
The phase is set so that SW3 and SW4 are not turned on at the same time.
【００３０】そして、クロック信号φ2 に基づいてアナ
ログスイッチSW1 ，SW4 がオンに制御されると、サンプ
リング容量Ｃs には、外部から入力されたアナログ信号
Ａinに応じた電荷が蓄積される。そして、次にクロック
信号φ1 に基づいてアナログスイッチSW2 ，SW3 がオン
に制御されると、サンプリング容量Ｃs に蓄積された電
荷は積分容量Ｃi に伝達され、オペアンプＯＰと積分容
量Ｃi とにより積分され、次段の積分回路１２へ出力さ
れる。[0030] The analog switches SW1, SW4, based on the clock signal phi 2 is once controlled to be on, the sampling capacitors Cs, charge corresponding to the analog signal Ain input from the outside is accumulated. When the analog switches SW2, SW3 are controlled to be on and then based on the clock signal phi 1, the charge accumulated in the sampling capacitor Cs is transferred to the integrating capacitor Ci, it is integrated by the operational amplifier OP and the integration capacitor Ci Are output to the integration circuit 12 at the next stage.
【００３１】積分回路１２は、前段の積分回路１１と同
様にクロック信号φ1 ，φ2 に基づいて動作し、前段の
積分回路１１から入力した信号を積分し出力するように
なっている。The integration circuit 12 operates based on the clock signals φ 1 and φ 2 , similarly to the integration circuit 11 at the preceding stage, and integrates and outputs the signal input from the integration circuit 11 at the previous stage.
【００３２】即ち、積分回路１１，１２はクロック信号
φ1 ，φ2 に同期して動作する。クロック信号φ1 に基
づいて、積分回路１１はアナログ信号Ａinに応じた電荷
を、次段の積分回路１２は前段の積分回路１１からの出
力に応じた電荷を入力する。そして、積分回路１１，１
２は、入力したアナログ信号Ａinをサンプリングして積
分し、その積分結果を量子化回路１３へ出力するように
なっている。That is, the integration circuits 11 and 12 operate in synchronization with the clock signals φ 1 and φ 2 . Based on the clock signal φ 1 , the integration circuit 11 inputs a charge corresponding to the analog signal Ain, and the next-stage integration circuit 12 inputs a charge corresponding to the output from the previous-stage integration circuit 11. Then, the integration circuits 11, 1
Numeral 2 samples and integrates the input analog signal Ain, and outputs the integration result to the quantization circuit 13.
【００３３】量子化回路１３は、コンパレータＣＰとフ
リップフロップ回路FF1 とから構成されている。量子化
回路１３は、積分回路１１，１２の積分結果を１ビット
のディジタルデータに変換し、ビット列データＤb とし
て出力するようになっている。即ち、積分回路１２の積
分結果はコンパレータＣＰに入力され、そのコンパレー
タＣＰにより接地電位（０Ｖ）と比較される。その比較
結果は、クロック信号φ1 に同期してフリップフロップ
回路FF1 に入力される。フリップフロップ回路FF1 は、
クロック信号φ1 に基づいて入力した比較結果が正電圧
の場合には「１」、負電圧の場合には「０」を出力する
ようになっている。The quantization circuit 13 includes a comparator CP and a flip-flop circuit FF1. The quantization circuit 13 converts the integration result of the integration circuits 11 and 12 into 1-bit digital data, and outputs it as bit string data Db. That is, the integration result of the integration circuit 12 is input to the comparator CP, and the comparator CP compares the result with the ground potential (0 V). As a result of the comparison is input to the flip-flop circuit FF1 in synchronism with the clock signal phi 1. The flip-flop circuit FF1 is
When the comparison result input based on the clock signal φ 1 is a positive voltage, “1” is output, and when the comparison result is a negative voltage, “0” is output.
【００３４】Ｄ／Ａ変換回路１４は、インバータ回路IN
V 、アナログスイッチSW11〜SW16、フィードバック容量
Ｃb1，Ｃb2により構成されている。アナログスイッチSW
11〜SW16はアナログスイッチSW1 〜SW4 と同様に形成さ
れた双方向のアナログスイッチであって、アナログスイ
ッチSW11にはフリップフロップ回路FF1 から出力される
ビット列データＤb が直接入力され、アナログスイッチ
SW12にはインバータ回路INV を介して反転されたビット
列データＤb が入力される。即ち、ビット列データＤb
の「０」又は「１」に応じてアナログスイッチSW11，SW
12がオン・オフ制御されるようになっている。そして、
アナログスイッチSW11，SW12は、フィードバック容量Ｃ
b1，Ｃb2を介して積分回路１１，１２に接続されてい
る。The D / A conversion circuit 14 includes an inverter circuit IN
V, analog switches SW11 to SW16, and feedback capacitors Cb1 and Cb2. Analog switch SW
11 to SW16 are bidirectional analog switches formed in the same manner as the analog switches SW1 to SW4, and the bit string data Db output from the flip-flop circuit FF1 is directly input to the analog switch SW11.
The inverted bit string data Db is input to SW12 via the inverter circuit INV. That is, the bit string data Db
Analog switch SW11, SW according to “0” or “1” of
12 is controlled on and off. And
The analog switches SW11 and SW12 have a feedback capacitance C
It is connected to integrating circuits 11 and 12 via b1 and Cb2.
【００３５】アナログスイッチSW13〜SW16は、アナログ
スイッチSW1 〜SW4 と同様に形成された双方向のアナロ
グスイッチであって、アナログスイッチSW13，SW16には
クロック信号φ1 が入力され、アナログスイッチSW14，
SW15にはクロック信号φ2 が入力される。そして、クロ
ック信号φ1 ，φ2 に基づいてアナログスイッチSW13，
SW16とアナログスイッチSW14，SW15とが交互にオン・オ
フ制御されるようになっている。The analog switch SW13~SW16 is a bidirectional analog switch formed similarly to the analog switches SW1 ～SW4, clock signal phi 1 is input to the analog switch SW13, SW16, analog switch SW14,
Clock signal phi 2 is input to SW15. Then, based on the clock signals φ 1 and φ 2 , the analog switches SW 13,
SW16 and analog switches SW14 and SW15 are alternately turned on and off.
【００３６】ビット列データＤb が「０」の場合、アナ
ログスイッチSW12はオン、アナログスイッチSW11はオフ
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW15がオンに制御されると、フィード
バック容量Ｃb1，Ｃb2には基準電圧Ｖref に応じた電荷
が蓄積される。尚、基準電圧Ｖref は、予め設定された
電圧であって、Ａ／Ｄ変換器１の外部から供給されてい
る。When the bit string data Db is "0", the analog switch SW12 is turned on and the analog switch SW11 is turned off. At this time, the analog switch SW15 is controlled to turn on based on the clock signal phi 2, charges corresponding to the reference voltage Vref is accumulated in the feedback capacitor Cb1, Cb2. The reference voltage Vref is a voltage set in advance and is supplied from outside the A / D converter 1.
【００３７】次に、クロック信号φ1 に基づいてアナロ
グスイッチSW16がオンに制御されると、フィードバック
容量Ｃb1，Ｃb2に蓄積された電荷は積分回路１１，１２
へ送られる。前記したように、クロック信号φ1 に基づ
いて、積分回路１１はアナログ信号Ａinに応じた電荷
を、次段の積分回路１２は前段の積分回路１１からの出
力に応じた電荷を入力している。従って、ビット列デー
タＤb が「０」の場合、各積分回路１１，１２は、フィ
ードバック容量Ｃb1，Ｃb2に蓄積された基準電圧Ｖref
に応じた電荷を加算して入力するようになっている。Next, the analog switch SW16 is controlled to turn on based on the clock signal phi 1, the charge stored in the feedback capacitor Cb1, Cb2 are integrating circuits 11 and 12
Sent to As described above, based on the clock signal φ 1 , the integration circuit 11 receives the charge corresponding to the analog signal Ain, and the next-stage integration circuit 12 receives the charge corresponding to the output from the preceding integration circuit 11. . Therefore, when the bit string data Db is “0”, each of the integrating circuits 11 and 12 outputs the reference voltage Vref stored in the feedback capacitors Cb1 and Cb2.
Is added and input.
【００３８】ビット列データＤb が「１」の場合、アナ
ログスイッチSW12はオフ、アナログスイッチSW11はオン
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW14がオンに制御されると、フィード
バック容量Ｃb1，Ｃb2に蓄えられた電荷はアナログスイ
ッチSW14を介して放電される。次に、クロック信号φ 1
に基づいてアナログスイッチSW13がオンに制御される
と、フィードバック容量Ｃb1，Ｃb2には基準電圧Ｖref
に応じた電荷が蓄積される。すると、積分回路１１，１
２から基準電圧Ｖref に応じた電荷が引き抜かれる。When the bit string data Db is "1", the analog
Log switch SW12 is off, analog switch SW11 is on
Is controlled. At this time, the clock signal φTwoOn the basis of the
When the analog switch SW14 is turned on, the feed
The charges stored in the back capacitors Cb1 and Cb2 are analog switches.
It is discharged via the switch SW14. Next, the clock signal φ 1
Analog switch SW13 is turned on based on
And the feedback capacitors Cb1 and Cb2 have the reference voltage Vref
Is accumulated. Then, the integration circuits 11, 1
2, the charge corresponding to the reference voltage Vref is extracted.
【００３９】即ち、Ｄ／Ａ変換回路１４は、ビット列デ
ータＤb が「０」の場合には基準電圧Ｖref を、ビット
列データＤb が「１」の場合には反転した基準電圧−Ｖ
refを積分回路１１，１２へ出力する。そして、積分回
路１１，１２は、アナログ信号Ａin，前段の積分結果に
対して、Ｄ／Ａ変換回路１４から出力される基準電圧Ｖ
ref 又は反転した基準電圧−Ｖref を加算し、その加算
結果を積分するようになっている。その加算結果は、積
分回路１１，１２により積分され、量子化回路１３を介
して１ビットのビット列データＤb として出力される。That is, the D / A conversion circuit 14 applies the reference voltage Vref when the bit string data Db is "0" and the inverted reference voltage -V when the bit string data Db is "1".
ref is output to the integration circuits 11 and 12. The integration circuits 11 and 12 apply the reference voltage V output from the D / A conversion circuit 14 to the analog signal Ain and the integration result of the preceding stage.
ref or the inverted reference voltage -Vref is added, and the addition result is integrated. The result of the addition is integrated by the integration circuits 11 and 12 and output as 1-bit bit string data Db via the quantization circuit 13.
【００４０】また、図１に示すように、ΔΣ変調回路３
は、リセット信号生成回路６から出力されるリセット信
号RST を入力している。図２に示すように、ΔΣ変調回
路３の積分回路１１，１２には、それぞれリセット用の
アナログスイッチSW21，SW22が設けられている。アナロ
グスイッチSW21，SW22はＮＭＯＳトランジスタであっ
て、そのソース端子とドレイン端子は、積分容量Ｃi の
両端子にそれぞれ接続され、ゲート端子は、フリップフ
ロップ回路FF2 に接続されている。フリップフロップ回
路FF2 は、クロック信号φ1 に基づいてリセット信号RS
T を入力している。即ち、クロック信号φ1 に基づいて
Ｈレベルのリセット信号RST を入力すると、各アナログ
スイッチSW21，SW22はオンとなり各積分回路１１，１２
の積分容量Ｃi の両端子をそれぞれ短絡させる。する
と、積分容量Ｃi に蓄積された電荷が放電され、積分回
路１１，１２はリセットするようになっている。Also, as shown in FIG.
Are input with a reset signal RST output from the reset signal generation circuit 6. As shown in FIG. 2, the integration circuits 11 and 12 of the ΔΣ modulation circuit 3 are provided with reset analog switches SW21 and SW22, respectively. The analog switches SW21 and SW22 are NMOS transistors. The source and drain terminals of the analog switches SW21 and SW22 are connected to both terminals of the integration capacitor Ci, respectively, and the gate terminal is connected to the flip-flop circuit FF2. Flip-flop circuit FF2 is reset signal RS on the basis of the clock signal phi 1
You have entered T. That is, when an H-level reset signal RST is input based on the clock signal φ 1 , the analog switches SW 21 and SW 22 are turned on and the integration circuits 11 and 12 are turned on.
Are short-circuited, respectively. Then, the electric charge accumulated in the integration capacitance Ci is discharged, and the integration circuits 11 and 12 are reset.
【００４１】図１に示すように、コムフィルタ４は、Δ
Σ変調回路３に接続され、ビット列データＤb を入力し
ている。コムフィルタ４はＬＰＦであって、図３に示す
ように、２次のΔΣ変調回路３に対応して３段の微分回
路２１〜２３と積分回路２４〜２６とから構成されてい
る。As shown in FIG. 1, the comb filter 4
(4) It is connected to the modulation circuit 3 and receives bit string data Db. As shown in FIG. 3, the comb filter 4 is an LPF and includes three stages of differentiating circuits 21 to 23 and integrating circuits 24 to 26 corresponding to the second-order ΔΣ modulation circuit 3.
【００４２】微分回路２１〜２３は、遅延回路２７と減
算回路２８とによりそれぞれ構成されている。遅延回路
２７は、入力したデータを所定のサンプル数（本実施例
では、１６サンプル）遅延させて減算回路２８へ出力す
る。減算回路２８は、入力したデータから遅延回路２７
を介して入力した１６サンプル前のデータを減算し、そ
の減算結果を出力するようになっている。Each of the differentiating circuits 21 to 23 comprises a delay circuit 27 and a subtracting circuit 28. The delay circuit 27 delays the input data by a predetermined number of samples (16 samples in this embodiment) and outputs the data to the subtraction circuit 28. The subtraction circuit 28 calculates the delay circuit 27 from the input data.
, And subtracts the data of 16 samples before input through the CPU, and outputs the subtraction result.
【００４３】積分回路２４〜２６は、遅延回路２９と加
算回路３０とによりそれぞれ構成されている。遅延回路
２９は、入力したデータを所定のサンプル数（本実施例
では、１サンプル）遅延させて加算回路３０へ出力す
る。加算回路３０は、入力したデータに対して、遅延回
路２９を介して入力したデータを加算し、その加算結果
を出力するようになっている。Each of the integrating circuits 24 to 26 comprises a delay circuit 29 and an adding circuit 30. The delay circuit 29 delays the input data by a predetermined number of samples (one sample in this embodiment) and outputs the data to the addition circuit 30. The addition circuit 30 adds the data input through the delay circuit 29 to the input data, and outputs the addition result.
【００４４】上記した構成により、コムフィルタ４は、
入力したビット列データの低周波数成分のみを通過さ
せ、高周波数成分をカットする。そして、コムフィルタ
４は、その低周波数成分を複数のビット数（例えば、２
０ビット）のディジタルデータＤd に変換し出力するよ
うになっている。With the above configuration, the comb filter 4
Only low frequency components of the input bit string data are passed, and high frequency components are cut. Then, the comb filter 4 converts the low frequency component into a plurality of bits (for example, 2 bits).
(0 bit) digital data Dd.
【００４５】一般に、ΔΣ変調回路３から出力されるビ
ット列データＤb に含まれる量子化雑音は、そのビット
列データＤb の高い周波数に偏って存在する。そのた
め、ビット列データＤb の低周波数成分のみを通過させ
ることにより、量子化雑音を取り除くことができる。Generally, the quantization noise included in the bit string data Db output from the ΔΣ modulation circuit 3 exists in a biased manner at a higher frequency of the bit string data Db. Therefore, quantization noise can be removed by passing only low frequency components of the bit string data Db.
【００４６】ＦＩＲフィルタ５は、コムフィルタ４から
出力されるディジタルデータＤd を順次入力し、それら
のディジタルデータＤd に対して間引き処理すること
で、所定の標本化周波数ｆs に従うディジタルデータＤ
out を生成してＡ／Ｄ変換器１の外部へ出力するように
なっている。The FIR filter 5 sequentially receives the digital data Dd output from the comb filter 4 and performs a thinning process on the digital data Dd to obtain digital data Dd according to a predetermined sampling frequency fs.
out is generated and output to the outside of the A / D converter 1.
【００４７】即ち、ディジタルデシメーションフィルタ
は、ΔΣ変調回路３から出力されたビット列データＤb
を通常のサンプリングレートに変換し、その変換したデ
ータをディジタルデータＤout として外部へ出力するよ
うになっている。That is, the digital decimation filter performs the bit string data Db output from the ΔΣ modulation circuit 3
Is converted to a normal sampling rate, and the converted data is output to the outside as digital data Dout.
【００４８】リセット信号生成回路６は、コムフィルタ
４に接続され、ディジタルデータＤd を入力している。
リセット信号生成回路６は、比較回路としてのディジタ
ルコンパレータ３１，３２とオア回路３３とから構成さ
れている。ディジタルコンパレータ３１，３２には、そ
れぞれ予め設定された設定値ＡMAX ，ＡMIN が格納され
ている。この設定値ＡMAX ，ＡMIN は、アナログ信号Ａ
inの入力レベルに対するＡ／Ｄ変換器のＳ／Ｎ値に応じ
て設定されている。The reset signal generation circuit 6 is connected to the comb filter 4 and inputs digital data Dd.
The reset signal generation circuit 6 includes digital comparators 31 and 32 as comparison circuits and an OR circuit 33. The digital comparators 31 and 32 store preset values A MAX and A MIN , respectively. The set values A MAX , A MIN correspond to the analog signal A
It is set according to the S / N value of the A / D converter for the input level of in.
【００４９】一般に、２次のΔΣ変調回路を用いたＡ／
Ｄ変換器では、図５に示すように、アナログ信号Ａinの
入力レベルが大きい場合にＳ／Ｎ値が飽和特性を示す。
そして、入力レベル０dB付近では、そのＳ／Ｎ値が逆に
低下して落ち込み、図５の１点鎖線で示す理想的なＳ／
Ｎ特性に比べてかなり小さくなる。そのＳ／Ｎ値が最大
となるレベルのアナログ信号Ａinが入力されたときに、
コムフィルタ４から出力されるディジタルデータＤd が
設定値ＡMAX ，ＡMIN としてディジタルコンパレータ３
１，３２にそれぞれ格納されている。In general, A / A using a secondary Δ 次 modulation circuit
In the D converter, as shown in FIG. 5, when the input level of the analog signal Ain is large, the S / N value shows a saturation characteristic.
In the vicinity of the input level of 0 dB, the S / N value decreases conversely and drops, and the ideal S / N value indicated by the one-dot chain line in FIG.
It is considerably smaller than the N characteristic. When an analog signal Ain having a level at which the S / N value becomes maximum is input,
The digital data Dd output from the comb filter 4 is set as the set values A MAX and A MIN by the digital comparator 3.
1 and 32 respectively.
【００５０】ディジタルコンパレータ３１，３２は、コ
ムフィルタ４から入力したディジタルデータＤd と設定
値ＡMAX ，ＡMIN とを比較し、その比較結果を出力す
る。オア回路３３は、両ディジタルコンパレータ３１，
３２から出力される比較結果を入力し、それらの比較結
果に基づいてリセット信号RST を出力するようになって
いる。The digital comparators 31 and 32 compare the digital data Dd input from the comb filter 4 with the set values A MAX and A MIN and output the result of the comparison. The OR circuit 33 includes two digital comparators 31,
The comparison result output from the input unit 32 is input, and a reset signal RST is output based on the comparison result.
【００５１】ディジタルコンパレータ３１は、ディジタ
ルデータＤd が設定値ＡMAX よりも小さい場合にはＬレ
ベル、ディジタルデータＤd が設定値ＡMAX よりも大き
い場合にはＨレベルの信号を出力する。ディジタルコン
パレータ３２は、ディジタルデータＤd が設定値ＡMIN
よりも大きい場合にはＬレベル、ディジタルデータＤd
が設定値ＡMIN よりも小さい場合にはＨレベルの信号を
出力する。オア回路３３は、両ディジタルコンパレータ
３１，３２から出力される信号の論理和をリセット信号
RST として出力する。The digital comparator 31, when the L level when the digital data Dd is smaller than the set value A MAX, the digital data Dd is larger than the set value A MAX outputs a H level signal. The digital comparator 32 determines that the digital data Dd is equal to the set value A MIN
L level, digital data Dd
Is smaller than the set value AMIN , an H level signal is output. The OR circuit 33 resets the logical sum of the signals output from the digital comparators 31 and 32 with a reset signal.
Output as RST.
【００５２】即ち、ディジタルデータＤd が設定値Ａ
MAX と設定値ＡMIN との間、即ち、アナログ信号Ａinの
レベルが設定値ＡMAX （ＡMIN ）以下の場合、リセット
信号生成回路６はＬレベルのリセット信号RST を出力す
る。また、ディジタルデータＤd が設定値ＡMAX よりも
大きいか、又はディジタルデータＤd が設定値ＡMIN よ
りも小さい、即ち、アナログ信号Ａinのレベルが設定値
ＡMAX （ＡMIN ）を越えた場合、リセット信号生成回路
６は、Ｈレベルのリセット信号RST を出力する。That is, when the digital data Dd is the set value A
When the signal is between MAX and the set value A MIN , that is, when the level of the analog signal Ain is equal to or less than the set value A MAX (A MIN ), the reset signal generation circuit 6 outputs an L level reset signal RST. Also, if the digital data Dd is larger than the set value A MAX, or digital data Dd is smaller than the set value A MIN, i.e., when the level of the analog signal Ain exceeds a set value A MAX (A MIN), a reset The signal generation circuit 6 outputs an H level reset signal RST.
【００５３】ディジタルコンパレータ３１，３２は、入
力したディジタルデータＤd と予め設定しておいた設定
値ＡMAX ，ＡMIN とを比較するだけなので、従来のカウ
ンタ６７に比べてその回路構成が簡単になり、回路面積
が小さく形成されている。Since the digital comparators 31 and 32 only compare the input digital data Dd with the preset values A MAX and A MIN , the circuit configuration is simpler than that of the conventional counter 67. The circuit area is formed small.
【００５４】このリセット信号RST はΔΣ変調回路３に
入力される。ΔΣ変調回路３は、リセット信号生成回路
６からＨレベルのリセット信号RST を入力すると、積分
回路１１，１２の積分容量Ｃi の両端子を短絡させてリ
セットするようになっている。This reset signal RST is input to the ΔΣ modulation circuit 3. When the H-level reset signal RST is input from the reset signal generation circuit 6, the ΔΣ modulation circuit 3 short-circuits both terminals of the integration capacitors Ci of the integration circuits 11 and 12 to reset.
【００５５】次に、上記のように構成されたＡ／Ｄ変換
器１の作用を説明する。Ａ／Ｄ変換器１に入力されたア
ナログ信号Ａinは、ΔΣ変調回路３に入力される。ΔΣ
変調回路３は、入力したアナログ信号Ａinをクロック信
号φ1 ，φ2 に同期して積分し、その積分結果を量子化
回路１３へ出力する。量子化回路１３は、入力した積分
結果と接地電位とを比較し、その比較結果に基づいて積
分結果が０Ｖよりも高い場合には「１」、積分結果が０
Ｖよりも低い場合には「０」をビット列データＤb とし
て出力する。また、ΔΣ変調回路３は、Ｄ／Ａ変換回路
１４により、その出力するビット列データＤb に応じて
基準電圧Ｖref 又は反転した基準電圧−Ｖref をフィー
ドバックする。積分回路１１，１２は、そのフィードバ
ックされた基準電圧Ｖref ，−Ｖref をアナログ信号Ａ
inに対して加算し、その加算結果を積分する。即ち、Δ
Σ変調回路３は、積分回路１１，１２の積分結果が最小
となるようにフィードバックしている。Next, the operation of the A / D converter 1 configured as described above will be described. The analog signal Ain input to the A / D converter 1 is input to the ΔΣ modulation circuit 3. ΔΣ
The modulation circuit 3 integrates the input analog signal Ain in synchronization with the clock signals φ 1 and φ 2 , and outputs the integration result to the quantization circuit 13. The quantization circuit 13 compares the input integration result with the ground potential, and based on the comparison result, if the integration result is higher than 0 V, “1”, and the integration result is 0.
If it is lower than V, "0" is output as bit string data Db. The ΔΣ modulation circuit 3 feeds back the reference voltage Vref or the inverted reference voltage −Vref by the D / A conversion circuit 14 in accordance with the output bit string data Db. The integrating circuits 11 and 12 convert the fed-back reference voltages Vref and -Vref into analog signals A
Add to in and integrate the result. That is, Δ
The modulation circuit 3 performs feedback so that the integration results of the integration circuits 11 and 12 are minimized.
【００５６】コムフィルタ４は、ΔΣ変調回路３から出
力されたビット列データＤb を入力し、そのビット列デ
ータＤb の低周波数帯域を制限し、２０ビットのディジ
タルデータＤd として出力する。ＦＩＲフィルタ５は、
コムフィルタ４から出力されるディジタルデータＤd に
対して間引き処理し、所定の標本化周波数ｆs に従うデ
ィジタルデータＤout を生成して外部へ出力する。The comb filter 4 receives the bit string data Db output from the ΔΣ modulation circuit 3, limits the low frequency band of the bit string data Db, and outputs it as 20-bit digital data Dd. The FIR filter 5 is
The digital data Dd output from the comb filter 4 is decimated to generate digital data Dout according to a predetermined sampling frequency fs and output it to the outside.
【００５７】積分回路１１，１２の位相遅延等によりΔ
Σ変調回路３が発振すると、すると、ΔΣ変調回路３
は、出力されるビット列データデータＤd が発散したり
する不安定な状態になる。ΔΣ変調回路３は、不安定な
状態になると、連続した「１」又は「０」のビット列デ
ータＤb を出力する。この「１」又は「０」が連続した
ビット列データＤb は、コムフィルタ４により高周波数
成分が除去され、ディジタルデータＤd に変換される。
リセット信号生成回路６は、コムフィルタ４から出力さ
れるディジタルデータＤd を入力し、そのディジタルデ
ータＤd と設定値ＡMAX ，ＡMIN とを比較する。Due to the phase delay of the integrating circuits 11 and 12, Δ
When the Σ modulation circuit 3 oscillates, the ΔΣ modulation circuit 3
Is in an unstable state in which the output bit string data Dd diverges. When the ΔΣ modulation circuit 3 becomes unstable, the Δ 連 続 modulation circuit 3 outputs continuous bit string data Db of “1” or “0”. The bit string data Db in which “1” or “0” continues is removed from the high frequency component by the comb filter 4 and converted into digital data Dd.
The reset signal generation circuit 6 receives the digital data Dd output from the comb filter 4 and compares the digital data Dd with the set values A MAX and A MIN .
【００５８】「１」が連続するビット列データＤb の場
合、そのビット列データＤb からコムフィルタ４により
変換され出力されるディジタルデータＤd は、設定値Ａ
MAXより大きくなる。すると、ディジタルコンパレータ
３１は、入力したディジタルデータＤd が設定値ＡMAX
より大きいので、Ｈレベルのリセット信号RST を出力す
る。ΔΣ変調回路３のフリップフロップ回路FF2 は、ク
ロック信号φ1 に同期してＨレベルのリセット信号RST
を入力し、アナログスイッチSW21，SW22のゲート端子へ
出力する。アナログスイッチSW21，SW22は、そのゲート
端子にＨレベルの信号を入力するので、オンとなり積分
容量Ｃi の両端子を短絡する。すると、積分容量Ｃi に
蓄積された電荷が放電され、積分回路１１，１２はリセ
ットされる。その結果、ΔΣ変調回路３は、安定した状
態に戻ることができる。When "1" is continuous bit string data Db, digital data Dd converted from the bit string data Db by the comb filter 4 and output is set to the set value A.
Becomes larger than MAX . Then, the digital comparator 31 sets the input digital data Dd to the set value A MAX
Therefore, the reset signal RST of H level is output. Flip-flop circuit of the ΔΣ modulation circuit 3 FF2 receives the clock signal φ in synchronism to 1 H-level reset signal RST
And outputs it to the gate terminals of the analog switches SW21 and SW22. The analog switches SW21 and SW22 input a signal of H level to their gate terminals, and are turned on to short-circuit both terminals of the integration capacitor Ci. Then, the electric charge accumulated in the integration capacitance Ci is discharged, and the integration circuits 11 and 12 are reset. As a result, the ΔΣ modulation circuit 3 can return to a stable state.
【００５９】また、「０」が連続するビット列データの
場合、そのビット列データＤb からコムフィルタ４によ
り変換され出力されるディジタルデータＤd は、設定値
ＡMI N より小さくなる。すると、ディジタルコンパレー
タ３２は、入力したディジタルデータＤd が設定値Ａ
MIN より小さいので、Ｈレベルのリセット信号RST を出
力する。その結果、ディジタルデータＤd が設定値Ａ
MAX より大きい場合と同様に、アナログスイッチSW21，
SW22がオンとなり積分容量Ｃi の両端子を短絡する。す
ると、積分容量Ｃi に蓄積された電荷が放電され、積分
回路１１, １２はリセットされ、ΔΣ変調回路３は安定
した状態に戻る。[0059] When the bit string data "0" continues, the digital data Dd to be converted and output by the comb filter 4 from the bit string data Db is smaller than the set value A MI N. Then, the digital comparator 32 sets the input digital data Dd to the set value A.
Since it is smaller than MIN , an H-level reset signal RST is output. As a result, the digital data Dd
As with MAX greater than, the analog switch SW21,
SW22 is turned on to short-circuit both terminals of the integration capacitor Ci. Then, the electric charge accumulated in the integration capacitance Ci is discharged, the integration circuits 11 and 12 are reset, and the ΔΣ modulation circuit 3 returns to a stable state.
【００６０】アナログ信号Ａinのレベルが設定値ＡMAX
（ＡMIN ）より大きい場合、不安定な状態でコムフィル
タ４から出力されるディジタルデータＤd が設定値Ａ
MAX より大きい場合、又は設定値ＡMIN より小さい場合
と同様に、ΔΣ変調回路３の積分回路１１，１２がリセ
ットされる。その結果、アナログ信号Ａinの入力レベル
に対するＡ／Ｄ変換器１のＳ／Ｎ値は、図４に示すよう
に、設定値ＡMAX （ＡMI N ）のときの入力レベルが０dB
となる。その結果、従来の２次のΔΣ変調回路に比べて
０dB付近でのＳ／Ｎ値の落ち込みがなくなるので、理想
的なＳ／Ｎ特性に近い特性を得ることができる。The level of the analog signal Ain is equal to the set value A MAX
If it is larger than (A MIN ), the digital data Dd output from the comb filter 4 in an unstable state is equal to the set value A.
The integration circuits 11 and 12 of the ΔΣ modulation circuit 3 are reset as in the case where the difference is larger than MAX or smaller than the set value A MIN . As a result, S / N value of the A / D converter 1 to the input level of the analog signal Ain, as shown in FIG. 4, the input level when the setting value A MAX (A MI N) 0dB
Becomes As a result, the S / N value does not drop near 0 dB as compared with the conventional secondary ΔΣ modulation circuit, so that characteristics close to ideal S / N characteristics can be obtained.
【００６１】このように、上記実施例のＡ／Ｄ変換器に
よれば、ΔΣ変調回路３から出力されるビット列データ
Ｄb は、コムフィルタ４を介して２０ビットのディジタ
ルデータＤd として出力される。リセット信号生成回路
６は、コムフィルタ４から出力されるディジタルデータ
Ｄd を入力する。そして、リセット信号生成回路６のデ
ィジタルコンパレータ３１，３２は、入力したディジタ
ルデータＤd と、予め設定された設定値ＡMAX ，ＡMIN
とを比較する。そして、入力したディジタルデータＤd
が設定値ＡMAX より大きい場合、又は入力したディジタ
ルデータＤd が設定値ＡMIN より小さい場合、リセット
信号生成回路６は、Ｈレベルのリセット信号RST をΔΣ
変調回路３へ出力する。As described above, according to the A / D converter of the above embodiment, the bit string data Db output from the ΔΣ modulation circuit 3 is output as 20-bit digital data Dd via the comb filter 4. The reset signal generating circuit 6 receives the digital data Dd output from the comb filter 4. Then, the digital comparators 31 and 32 of the reset signal generation circuit 6 input the digital data Dd and the set values A MAX and A MIN set in advance.
Compare with Then, the input digital data Dd
If There larger than the set value A MAX, or if the entered digital data Dd is smaller than the set value A MIN, the reset signal generating circuit 6, .DELTA..SIGMA a reset signal RST at H level
Output to the modulation circuit 3.
【００６２】ΔΣ変調回路３の積分回路１１，１２を構
成する積分容量Ｃi の両端子にはアナログスイッチSW2
1，SW22が接続され、そのアナログスイッチSW21，SW22
はＨレベルのリセット信号RST に基づいてオンに制御さ
れる。すると、積分容量Ｃi の両端子は互いに短絡さ
れ、その積分容量Ｃi に蓄えられた電荷が放電される。
その結果、積分回路１１，１２はリセットされ、ΔΣ変
調回路３は安定した状態に戻ることができる。An analog switch SW2 is connected to both terminals of an integration capacitor Ci constituting the integration circuits 11 and 12 of the ΔΣ modulation circuit 3.
1 and SW22 are connected and their analog switches SW21 and SW22
Are turned on based on the H-level reset signal RST. Then, both terminals of the integral capacitance Ci are short-circuited to each other, and the electric charge stored in the integral capacitance Ci is discharged.
As a result, the integration circuits 11 and 12 are reset, and the ΔΣ modulation circuit 3 can return to a stable state.
【００６３】尚、本発明は上記実施例の他、以下のよう
に実施してもよい。 １）上記実施例では、２次のΔΣ変調回路３を用いたＡ
／Ｄ変換器１に具体化したが、１次又は３次以上のΔΣ
変調回路３を用いたΔΣ型Ａ／Ｄ変換器に具体化して実
施してもよい。その際、ΔΣ変調回路３の次数に応じて
コムフィルタ４の次数を変更するようにしてもよい。The present invention may be carried out as follows, in addition to the above embodiment. 1) In the above embodiment, A using the secondary ΔΣ modulation circuit 3
/ D converter 1;
The present invention may be embodied in a ΔΣ A / D converter using the modulation circuit 3 and implemented. At this time, the order of the comb filter 4 may be changed according to the order of the ΔΣ modulation circuit 3.
【００６４】２）上記実施例では、リセット信号生成回
路６をディジタルコンパレータ３１，３２とオア回路３
３により構成したが、その回路構成を適宜変更して実施
してもよい。2) In the above embodiment, the reset signal generating circuit 6 includes the digital comparators 31 and 32 and the OR circuit 3
3, the circuit configuration may be changed as appropriate.
【００６５】例えば、図６に示すように、排他的論理和
回路（ＥＯＲ回路）４０により構成してもよい。ＥＯＲ
回路４０の入力端子には、ディジタルデータＤd を構成
するビットＤ1 〜Ｄ20のうち、上位のビットＤ19，Ｄ20
が入力されている。ＥＯＲ回路４０は、ビットＤ19，Ｄ
20の一方が「１」の場合にＨレベルのリセット信号RST
を、ビットＤ19，Ｄ20の両方が「０」、または両方が
「１」の場合にＬレベルのリセット信号RST を出力す
る。即ち、ディジタルデータＤb の値が、ビットＤ 19，
Ｄ20の両方が「０」、または両方が「１」で表される値
の範囲にある時、ＥＯＲ回路４０はＬレベルのリセット
信号RST を出力する。そして、ディジタルデータＤb の
値が、ビットＤ19，Ｄ20の一方が「１」で表される値の
範囲にある時、ＥＯＲ回路４０はＨレベルのリセット信
号RST を出力する。この構成により、更に簡単な構成で
リセット信号RST を生成することができ、ΔΣ変調回路
３をリセットすることができるので、Ａ／Ｄ変換器の回
路規模を小さくすることができる。For example, as shown in FIG.
A circuit (EOR circuit) 40 may be used. EOR
Digital data Dd is formed at the input terminal of the circuit 40.
Bit D1~ D20Bit D19, D20
Is entered. The EOR circuit 40 outputs the bit D19, D
20Is high when one of them is "1".
To the bit D19, D20Are both "0" or both are
Outputs L-level reset signal RST when "1"
You. That is, when the value of the digital data Db is the bit D 19,
D20Is a value represented by both "0" or both "1"
, The EOR circuit 40 resets the L level.
Outputs signal RST. Then, the digital data Db
Value is bit D19, D20Is one of the values represented by "1"
When in the range, the EOR circuit 40 outputs an H level reset signal.
Signal RST is output. With this configuration, with a simpler configuration
A reset signal RST can be generated and a ΔΣ modulation circuit
3 can be reset so that the A / D converter
The road scale can be reduced.
【００６６】また、ビットＤ19，Ｄ20のみでなく、複数
のビットの論理をとり、その結果に基づいてリセット信
号RST を生成するようにしてもよい。 ３）上記実施例では、コムフィルタ４から出力されるデ
ィジタルデータＤd とディジタルコンパレータ３１，３
２に格納された設定値ＡMAX ，ＡMIN との比較結果に基
づいてΔΣ変調回路３をリセットするようにしたが、Ｆ
ＩＲフィルタ５から出力されるディジタルデータＤout
と設定値ＡMAX ，ＡMIN との比較結果に基づいてΔΣ変
調回路３をリセットするようにしてもよい。The logic of not only the bits D 19 and D 20 but also a plurality of bits may be taken, and the reset signal RST may be generated based on the result. 3) In the above embodiment, the digital data Dd output from the comb filter 4 and the digital comparators 31, 3
2, the Δ リ セ ッ ト modulation circuit 3 is reset based on the result of comparison with the set values A MAX and A MIN stored in F 2.
Digital data Dout output from IR filter 5
The ΔΣ modulation circuit 3 may be reset based on the result of comparison between the ΔΣ modulation value and the set values A MAX and A MIN .
【００６７】４）上記実施例では、基準電圧Ｖref をＡ
／Ｄ変換器１の外部から供給するようにしたが、Ａ／Ｄ
変換器１の内部で生成するようにしてもよい。例えば、
外部から供給されるＡ／Ｄ変換器１の駆動電源から基準
電圧Ｖref を生成するようにする。4) In the above embodiment, the reference voltage Vref is set to A
Although the A / D converter 1 is supplied from outside,
It may be generated inside the converter 1. For example,
The reference voltage Vref is generated from a driving power supply of the A / D converter 1 supplied from the outside.
【００６８】５）上記実施例では、コムフィルタ４から
出力されるディジタルデータＤd を２０ビットとした
が、任意のビット数で構成するようにしてもよい。5) In the above embodiment, the digital data Dd output from the comb filter 4 has 20 bits. However, the digital data Dd may be composed of an arbitrary number of bits.
【００６９】[0069]
【発明の効果】以上詳述したように本発明によれば、簡
単な構成でΔΣ変調回路をリセットすることが可能なＡ
／Ｄ変換器を提供することができる。As described above in detail, according to the present invention, it is possible to reset the ΔΣ modulation circuit with a simple configuration.
/ D converter can be provided.
【図１】 一実施例のＡ／Ｄ変換器のブロック回路図。FIG. 1 is a block circuit diagram of an A / D converter according to one embodiment.
【図２】 一実施例のΔΣ変調回路の回路図。FIG. 2 is a circuit diagram of a ΔΣ modulation circuit according to one embodiment.
【図３】 コムフィルタ及びリセット信号生成回路のブ
ロック回路図。FIG. 3 is a block circuit diagram of a comb filter and a reset signal generation circuit.
【図４】 一実施例のＡ／Ｄ変換器のＳ／Ｎ特性図。FIG. 4 is an S / N characteristic diagram of an A / D converter according to one embodiment.
【図５】 従来のＡ／Ｄ変換器のＳ／Ｎ特性図。FIG. 5 is an S / N characteristic diagram of a conventional A / D converter.
【図６】 別例のリセット信号生成回路の回路図。FIG. 6 is a circuit diagram of another example reset signal generation circuit.
【図７】 一般的なオーバサンプルＡ／Ｄ変換器のブロ
ック回路図。FIG. 7 is a block circuit diagram of a general oversampled A / D converter.
【図８】 従来のΔΣ変調回路の回路図。FIG. 8 is a circuit diagram of a conventional ΔΣ modulation circuit.
１ オーバサンプルＡ／Ｄ変換器 ２ 入力回路 ３ ΔΣ変調回路 ４ ディジタルフィルタとしてのコムフィルタ ５ ＦＩＲフィルタ ６ リセット信号生成回路 Ａin アナログ信号 Ｄd ，Ｄout ディジタルデータ φ1 ，φ2 クロック信号 Ｄb ビット列データ RST リセット信号1 oversampled A / D converter 2 input circuit 3 .DELTA..SIGMA modulation circuit 4 comb filter 5 FIR filter 6 reset signal generating circuit Ain analog signal Dd as a digital filter, Dout digital data phi 1, phi 2 clock signal Db bit string data RST Reset signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H03M 3/02
Claims (4)
を、そのアナログ信号（Ａin）の周波数より高い周波数
に従って量子化し、その量子化した値に対応するビット
列データ（Ｄb ）を生成するΔΣ変調回路（３）と、 前記ΔΣ変調回路（３）から出力されるビット列データ
（Ｄb ）の高周波数成分のレベルを低減し、複数ビット
のディジタルデータ（Ｄd ）に変換して出力するディジ
タルフィルタ（４）と、 前記ディジタルフィルタ（４）から出力されるディジタ
ルデータ（Ｄd ）が所定の範囲内にあるか否かを判断
し、その判断結果に応じてリセット信号（RST ）を発生
するリセット信号生成回路（６）と、を備え、前記ΔΣ
変調回路（３）は、前記リセット信号生成回路（６）か
ら出力されるリセット信号（RST ）に応答して初期設定
されることを特徴とするＡ／Ｄ変換器。1. An analog signal (Ain) that changes continuously.
に 従 っ て is quantized according to a frequency higher than the frequency of the analog signal (Ain), and a bit string data (Db) corresponding to the quantized value is generated. A digital filter (4) for reducing the level of the high frequency component of the bit string data (Db) to be converted and converting the data into a plurality of bits of digital data (Dd), and a digital data output from the digital filter (4) And a reset signal generation circuit (6) for determining whether (Dd) is within a predetermined range, and generating a reset signal (RST) according to the determination result.
An A / D converter, wherein the modulation circuit (3) is initialized in response to a reset signal (RST) output from the reset signal generation circuit (6).
て、 前記リセット信号生成回路（６）は、 前記ディジタルフィルタ（４）から出力されるディジタ
ルデータ（Ｄd ）の許容範囲に対応する設定値
（ＡMAX ，ＡMIN ）が格納され、この設定値（ＡMAX ，
ＡMIN ）と前記ディジタルデータ（Ｄd ）とを比較する
ディジタルコンパレータ（３１，３２）と、 前記ディジタルコンパレータ（３１，３２）の比較結果
に基づいてリセット信号（RST ）を生成するオア回路
（３３）と、よりなることを特徴とするＡ／Ｄ変換器。2. The A / D converter according to claim 1, wherein said reset signal generation circuit (6) sets a value corresponding to an allowable range of digital data (Dd) output from said digital filter (4). value (A MAX, A MIN) are stored, the setting value (A MAX,
A MIN ) and the digital data (Dd), and a digital comparator (31, 32), and an OR circuit (33) for generating a reset signal (RST) based on the comparison result of the digital comparators (31, 32) And an A / D converter.
て、 前記リセット信号生成回路（６）は、 前記ディジタルフィルタ（４）から出力されるディジタ
ルデータ（Ｄd ）を構成する複数ビットの排他的論理和
に基づいてリセット信号（RST ）を生成する排他的論理
和回路（４０）であることを特徴とするＡ／Ｄ変換器。3. The A / D converter according to claim 1, wherein said reset signal generation circuit (6) excludes a plurality of bits constituting digital data (Dd) output from said digital filter (4). An A / D converter comprising an exclusive OR circuit (40) for generating a reset signal (RST) based on a logical OR.
Ｄ変換器において、 前記ΔΣ変調回路（３）は、クロック信号（φ1 ，
φ2 ）に同期してアナログ信号（Ａin）を積分する積分
回路（１１，１２）を含み、この積分回路（１１，１
２）が前記リセット信号生成回路（６）から出力される
リセット信号（RST ）に応答してリセットされることを
特徴とするＡ／Ｄ変換器。4. The method according to claim 1, wherein the A /
In the D converter, the ΔΣ modulation circuit (3) includes a clock signal (φ 1 ,
φ 2 ) and integrating circuits (11, 12) for integrating the analog signal (Ain) in synchronism with the integration circuit (11, 1).
An A / D converter wherein 2) is reset in response to a reset signal (RST) output from the reset signal generation circuit (6).
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