JP2613910B2 - AD converter - Google Patents

Description

【発明の詳細な説明】 本発明は、AD変換器に関し、特に半導体集積回路技術
を用いて大規模な制御回路（例えば４ビットや８ビット
のマイクロコンピュータ等）と同一基板に集積化したAD
変換器に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AD converter, and particularly to an AD converter integrated with a large-scale control circuit (for example, a 4-bit or 8-bit microcomputer) using a semiconductor integrated circuit technology on the same substrate.
It concerns a converter.

［従来の技術］ 従来、このようなAD変換器を実現した例として、例え
ば前橋らによる“CMOS8ビットシングルチップマイクロ
コンピュータμPD78112"NEC技法Vol.39 No.10 1986
pp75−81に示されるように、８入力マルチプレクサを持
った逐次比較方式を採用したAD変換器が実現されてい
る。そして、このようなAD変換器は通常、他の制御回路
等と同一の基板上に集積化されている。[Prior Art] Conventionally, as an example of realizing such an AD converter, for example, “CMOS 8-bit single-chip microcomputer μPD78112” by Maebashi et al., NEC Technology Vol.39 No.10 1986
As shown in pp. 75-81, an AD converter adopting a successive approximation method having an 8-input multiplexer has been realized. Such an AD converter is usually integrated on the same substrate as other control circuits and the like.

［発明が解決しようとする課題］ このように、他の制御回路等と同一の基板に集積化さ
れたAD変換器は、プロセスの進歩に伴い、制御回路から
発生する雑音に対して敏感になってきている。このよう
な雑音には、Y.Tsividisらによる"DESIGN OF MOS VL
SI CIRCUIT FOR TELECOMMUNICATIONS"Prentice−Hal
l Inc.1985 pp321−324にて説明されているものがあ
り、例えば、８ビットの出力バッファが同時に動作した
場合、約25mAの電流が流れ、リードインダクタンスが50
nHとすると電流線に250mVの電源雑音が発生することが
記載されている。[Problem to be Solved by the Invention] As described above, the AD converter integrated on the same substrate as other control circuits and the like becomes more sensitive to noise generated from the control circuit with the progress of the process. Is coming. Such noise includes "DESIGN OF MOS VL" by Y. Tsividis et al.
SI CIRCUIT FOR TELECOMMUNICATIONS "Prentice-Hal
l Inc. 1985, pp 321-324. For example, when an 8-bit output buffer operates simultaneously, a current of about 25 mA flows, and a lead inductance of 50
It is described that power noise of 250 mV occurs in the current line when nH is set.

特に近年におけるプロセスのファイン化に伴い、AD変
換器は同一基板上に構成された制御回路からの電源雑音
による影響を受けやすくなっている。In particular, as the process becomes finer in recent years, AD converters are more likely to be affected by power supply noise from a control circuit formed on the same substrate.

そのため、従来は、この電源雑音に対し、電源配線を
制御回路（例えばマイクロコンピュータ）とAD変換器と
を分離するようにして相互の干渉を防ぐ第１の方法や、
基板電位・ウエル電位を低インピーダンスで終端して雑
音が誘導されるのを防ぐ第２の方法、もしくはAD変換器
を全差動構成にして雑音を消去する第３方法などが考え
られていた。For this reason, conventionally, a first method for preventing mutual interference by separating power supply wiring from a control circuit (for example, a microcomputer) and an AD converter with respect to the power supply noise,
A second method for terminating the substrate potential and the well potential with low impedance to prevent noise from being induced, and a third method for eliminating noise by using an AD converter with a fully differential configuration have been considered.

しかしながら、クロック速度の高速化に伴って、第２
の方法では耐雑音性劣化、第１おび第３の方法では集積
規模の増大という問題を有していた。However, as the clock speed increases, the second
The method (1) has a problem of deterioration of noise resistance, and the first and third methods have a problem of an increase in integration scale.

［課題を解決するための手段］ 本発明のAD変換器は、発振子を除くクロック発生器
と、リセット信号がアクティブになったことに応答して
複数のAD変換スタート信号を出力し、かつデジタル出力
信号が入力され前記デジタル出力信号がデジタル出力端
子に出力する第１の制御回路と、可変クロック遅延回路
と、クロックが入力された前記複数のAD変換スタート信
号に応答して前記可変クロック遅延回路の遅延値を制御
する第２の制御回路と、前記遅延されたクロック信号が
動作クロックとして入力され前記遅延されたクロック信
号に応答して、入力されるアナログ信号に対する変換動
作を行い前記デジタル出力信号を前記第１の制御回路に
出力するAD変換器と、前記デジタル出力信号と前記クロ
ックとが入力され前記アナログ信号が接地電位のとき前
記AD変換器のデジタル変換した変換誤差を受け取り変換
誤差が最小となる前記遅延量を記憶する検出回路とを同
一基板上に備え、前記検出回路は前記変換誤差が最小と
なる前記遅延値を記憶し前記リセット信号がインアクテ
ィブになったことに応答して前記可変クロック遅延回路
の前記遅延値を前記変換誤差が最小となる前記遅延値と
することを特徴とする。[Means for Solving the Problems] An AD converter according to the present invention includes a clock generator excluding an oscillator, a plurality of AD conversion start signals in response to activation of a reset signal, and a digital converter. A first control circuit for receiving an output signal and outputting the digital output signal to a digital output terminal, a variable clock delay circuit, and the variable clock delay circuit in response to the plurality of AD conversion start signals to which clocks are input; A second control circuit for controlling a delay value of the digital output signal; and performing a conversion operation on an input analog signal in response to the delayed clock signal, wherein the delayed clock signal is input as an operation clock. And an AD converter that outputs the analog output signal to the first control circuit, the digital output signal and the clock being input, and the analog signal having a ground potential. A detection circuit that receives the conversion error obtained by digital conversion of the AD converter and stores the delay amount at which the conversion error is minimized on the same substrate, and the detection circuit calculates the delay value at which the conversion error is minimized. The delay value of the variable clock delay circuit is stored in response to the reset signal becoming inactive, the delay value being the delay value at which the conversion error is minimized.

［実施例］ 次に、本発明について図面を参照して説明する。Example Next, the present invention will be described with reference to the drawings.

第１図は、本発明の第１の実施例のブロック回路説明
図である。FIG. 1 is an explanatory diagram of a block circuit according to a first embodiment of the present invention.

クロック発生器１は、例えば水晶発振子、セラミック
発振子やCR型などの技術を利用して半導体集積回路にク
ロックを供給するものである。通常これらの発振子は、
半導体集積回路に外付けされる。このクロック発生器１
からのクロックは、第１の制御回路３と第２の制御回路
２とに供給される。The clock generator 1 supplies a clock to a semiconductor integrated circuit using a technology such as a crystal oscillator, a ceramic oscillator, or a CR type. Usually these oscillators
Externally attached to a semiconductor integrated circuit. This clock generator 1
Is supplied to the first control circuit 3 and the second control circuit 2.

第１の制御回路３は、本半導体集積回路の大部分の制
御を行うものであり、マイクロコンピュータであればデ
ィジタル入出力端子８を介してディジタルデータの入出
力を行う。このディジタル入出力端子は、所要の数だけ
必要であるが第１図には図示していない。たとえば、AD
変換器４に供給されるアナログ信号をディジタル信号に
変換して得られるディジタル信号は、このディジタル入
出力端子８から外部に出力される。この第１図には、図
示していないが、第１の制御回路には複数本の制御信号
が入出力されている。また、AD変換器４へのアナログ信
号はアナログ入力端子７から入力される。たとえば、AD
変換器４の入力がマルチプレックス（例えば、８チャネ
ル入力等）されているときは、アナログ入力端子７は複
数個必要となる。AD変換器４は、AD変換が終了すると第
１の制御回路３へ変換完了信号を送出するのが一般的で
ある。The first control circuit 3 controls most of the semiconductor integrated circuit, and inputs / outputs digital data via a digital input / output terminal 8 in the case of a microcomputer. Although a required number of digital input / output terminals are required, they are not shown in FIG. For example, AD
A digital signal obtained by converting an analog signal supplied to the converter 4 into a digital signal is output from the digital input / output terminal 8 to the outside. Although not shown in FIG. 1, a plurality of control signals are input and output to the first control circuit. An analog signal to the AD converter 4 is input from an analog input terminal 7. For example, AD
When the input of the converter 4 is multiplexed (for example, 8-channel input or the like), a plurality of analog input terminals 7 are required. Generally, the AD converter 4 sends a conversion completion signal to the first control circuit 3 when the AD conversion ends.

第２の制御回路は、可変クロック遅延回路９を経てAD
変換器４の動作クロックの発生を行うものである。例え
ば、第１の制御回路からのAD変換スタート信号を受け取
ると、AD変換に必要なクロック数を発生する構成となっ
ている。The second control circuit controls the AD through the variable clock delay circuit 9
The operation clock of the converter 4 is generated. For example, when an AD conversion start signal is received from the first control circuit, the number of clocks required for AD conversion is generated.

このような可変クロック遅延回路９の一例として、イ
ンバータ10個を縦続接続し、インバータ２段毎にトラン
スミッションゲートを接続し、４個のトランスミッショ
ンゲートの片方を共通に接続する回路がある。このよう
な回路によってどのトランスミッションゲートを導通さ
せるか選択するだけで、クロックの遅延時間を変化させ
ることができる。ここで、インバータ１個の遅延が例え
ば2nsである場合、4ns、8ns、12ns、16nsの遅延が可能
となる。As an example of such a variable clock delay circuit 9, there is a circuit in which ten inverters are connected in cascade, transmission gates are connected every two stages of inverters, and one of the four transmission gates is commonly connected. The delay time of the clock can be changed only by selecting which transmission gate is made conductive by such a circuit. Here, if the delay of one inverter is, for example, 2 ns, delays of 4 ns, 8 ns, 12 ns, and 16 ns are possible.

リセット端子６は、半導体集積回路に対するリセット
を指示するリセット信号が入力される端子であり、半導
体集積回路の動作開始時に印加される。The reset terminal 6 is a terminal to which a reset signal for instructing reset of the semiconductor integrated circuit is input, and is applied when the operation of the semiconductor integrated circuit starts.

リセット信号が入力されると、第１の制御回路３は、
AD変換器４のアナログ入力を、接地電位へと固定し、第
２の制御回路２へAD変換スタート信号を４回送る。AD変
換スタート信号を受け取った第２の制御回路２は、例え
ば、１回目のAD変換スタート信号に応答して2ns、２回
目には4ns、３回目には8ns、４回目には16nsと、AD変換
スタート信号に応答して遅延量を変化させるように、可
変クロック遅延回路９を制御する。つづいて、可変クロ
ック遅延回路９は、第２の制御回路２による制御にもと
づいて、AD変換器４にクロックを供給する。AD変換器４
は、可変クロック遅延回路９を介して入力されたクロッ
クに応答して、アナログ入力端子７に入力されたアナロ
グデータの接地電位をAD変換し、ディジタルデータを出
力する。検出回路５は、このディジタルデータを受け取
り、本実施例では、４個のディジタルデータのうち変換
誤差が最小となったクロックの遅延量を記憶する。When the reset signal is input, the first control circuit 3
The analog input of the AD converter 4 is fixed to the ground potential, and an AD conversion start signal is sent to the second control circuit 2 four times. Upon receiving the AD conversion start signal, the second control circuit 2 responds to the first AD conversion start signal, for example, 2 ns, the second 4 ns, the third 8 ns, the fourth 16 ns, and the like. The variable clock delay circuit 9 is controlled so as to change the delay amount in response to the conversion start signal. Subsequently, the variable clock delay circuit 9 supplies a clock to the AD converter 4 based on the control by the second control circuit 2. AD converter 4
Responds to a clock input through the variable clock delay circuit 9 to AD-convert the ground potential of the analog data input to the analog input terminal 7 and output digital data. The detection circuit 5 receives the digital data, and in this embodiment, stores the amount of delay of the clock with the minimum conversion error among the four digital data.

このような、変換誤差が最小となる遅延量を検出する
方法として、アナログ入力を接地電位と固定した場合に
は、AD変換器の下位３ビットを検出回路５でAD変換器４
から受け取り、変換誤差が最小となる遅延量を求めれば
よい。リセット期間が5ms程度である場合には、AD変換
器の変換速度が26,7μｓとすると、約187下位のAD変換
を行うことが可能である。このような場合、検出回路と
して、各遅延毎に40回のAD変換を実行し、例えばセカン
ドLSB（Least Significant Bit）をカウントして、最
小のカウント数を得た遅延量とすることも可能である。As a method of detecting the delay amount at which the conversion error is minimized, when the analog input is fixed to the ground potential, the lower three bits of the AD converter are detected by the AD converter 4 by the detection circuit 5.
And the delay amount that minimizes the conversion error may be obtained. In the case where the reset period is about 5 ms, if the conversion speed of the AD converter is 26.7 μs, it is possible to perform AD conversion of about 187 lower orders. In such a case, the detection circuit may perform 40 AD conversions for each delay, count the second LSB (Least Significant Bit), for example, and set the delay amount to obtain the minimum count. is there.

このような検出回路と可変クロック遅延手段を用いる
ことにより、システムクロック雑音に対し最適なクロッ
ク遅延でAD変換器を動作させることができる。By using such a detection circuit and variable clock delay means, the AD converter can be operated with an optimal clock delay for system clock noise.

なお、第１の制御回路３からAD変換器４への制御信号
としては、例えば、アナログ入力マルチプレクサのチャ
ネルして、リセット期間にAD変換器の入力を所定の電位
（接地電位）へ設定するための制御信号、AD変換器のデ
ィジタルデータを送出してもらう制御信号などが考えら
れる。The control signal from the first control circuit 3 to the AD converter 4 is, for example, a channel of an analog input multiplexer for setting the input of the AD converter to a predetermined potential (ground potential) during the reset period. And a control signal for sending digital data of the AD converter.

また、第２の制御回路２から可変クロック遅延９を介
してAD変換器４への動作クロックはバースト状でなくと
も可能であり、可変クロック遅延回路９を２個設ければ
AD変換スタート信号に応答して連続クロックを用いるこ
ともできる。Further, the operation clock from the second control circuit 2 to the AD converter 4 via the variable clock delay 9 is not required to be in a burst form, and if two variable clock delay circuits 9 are provided,
A continuous clock can be used in response to the AD conversion start signal.

さらに、AD変換器として、分解能８ビット、遅延段５
段で説明を行ったが、分解能は何ビットでもよく、遅延
量も何段でも可能であり、クロック周波数とインバータ
２段当たりの遅延量から段数を決定するのが好適であ
る。Furthermore, as an AD converter, a resolution of 8 bits and a delay stage of 5
Although the description has been made with respect to the stages, the resolution may be any number of bits and the delay amount may be any number of stages, and it is preferable to determine the number of stages from the clock frequency and the delay amount per two inverters.

第２図は、本発明の第２の実施例のブロック回路説明
図である。第２図において、第１図と同じ個所は同一番
号を用いて説明を省略してある。第２図と第１の相違点
は、電源検出回路22と論理和回路21を追加したことであ
る。FIG. 2 is an explanatory diagram of a block circuit according to a second embodiment of the present invention. In FIG. 2, the same parts as those in FIG. 1 are denoted by the same reference numerals and their description is omitted. The first difference from FIG. 2 is that a power supply detection circuit 22 and an OR circuit 21 are added.

電源検出回路22は、電源投入時にリセット信号を発生
するものであり、リセット端子からの信号としての論理
和を論理和回路21で行い、リセット信号を第１の制御回
路３および検出回路５に供給する。The power detection circuit 22 generates a reset signal when the power is turned on. The logical sum as a signal from the reset terminal is performed by the OR circuit 21, and the reset signal is supplied to the first control circuit 3 and the detection circuit 5. I do.

第２図の構成とすることで、電源投入時にもリセット
信号が供給され、AD変換器のクロック遅延量の設定が可
能となる。2, the reset signal is supplied even when the power is turned on, and the clock delay amount of the AD converter can be set.

なお、電源検出回路22としては、例えば、第３図に示
す回路が使用される。この回路では、電源が投入される
と抵抗33と容量34の接続点は接地電位に保持される。こ
こで、抵抗33として比較的高抵抗値の抵抗を用いれば、
容量34は小さくて済む。インバータ35の入力電位は電源
から抵抗33を介して容量34への充電により上昇する。イ
ンバータ35の入力電位がインバータ35の閾値を超えると
出力36は低レベルとなる。このように電源投入から出力
36が低レベルとなるまでの間がリセット期間となる。As the power detection circuit 22, for example, a circuit shown in FIG. 3 is used. In this circuit, the connection point between the resistor 33 and the capacitor 34 is kept at the ground potential when the power is turned on. Here, if a resistor having a relatively high resistance value is used as the resistor 33,
The capacity 34 can be small. The input potential of the inverter 35 is increased by charging the capacitor 34 from the power supply via the resistor 33. When the input potential of the inverter 35 exceeds the threshold of the inverter 35, the output 36 goes low. Output from power on like this
The period until 36 becomes low level is the reset period.

また、論理和回路は、低消費電力で働かせるためＣ−
MOSを使うとすれば、２入力NORとインバータを接続する
ことによって容易に実現することができる。The OR circuit operates with low power consumption,
If MOS is used, it can be easily realized by connecting a two-input NOR and an inverter.

［発明の効果］ 以上説明したように、本発明はリセット信号による一
定時間のリセット期間にAD変換器の変換精度が最良とな
るクロック遅延量を検出し、記憶することが可能とな
り、マイクロコンピュータから発生する電源雑音に対
し、感度を小さくし変換精度の優れたAD変換器を提供す
ることができる。[Effect of the Invention] As described above, the present invention makes it possible to detect and store the clock delay amount at which the conversion accuracy of the AD converter is the best during the reset period of a fixed time by the reset signal, It is possible to provide an AD converter with reduced sensitivity and excellent conversion accuracy with respect to generated power noise.

また、電源投入時にもリセット期間を経由して動作を
開始することにより、使い易い、変換精度の優れたAD変
換器を提供することができる。Further, by starting the operation via the reset period even when the power is turned on, it is possible to provide an AD converter that is easy to use and has excellent conversion accuracy.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例のブロック回路説明図、
第２図は本発明の第２の実施例のブロック回路説明図、
第３図は電源検出回路の等価回路説明図である。 １……クロック発生器、２……第２の制御回路、３……
第１の制御回路、４……AD変換器、５……検出回路、６
……リセット端子、７……アナログ入力端子、８……デ
ィジタル入出力端子、９……可変クロック遅延回路、21
……論理和回路、22……電源検出回路、31……電源端
子、32……接地端子、33……抵抗、34……容量、35……
インバータ、36……出力。FIG. 1 is a block circuit explanatory diagram of a first embodiment of the present invention,
FIG. 2 is an explanatory diagram of a block circuit according to a second embodiment of the present invention,
FIG. 3 is an explanatory diagram of an equivalent circuit of the power supply detection circuit. 1 ... clock generator, 2 ... second control circuit, 3 ...
1st control circuit, 4... AD converter, 5... Detection circuit, 6
... Reset terminal, 7 analog input terminal, 8 digital input / output terminal, 9 variable clock delay circuit, 21
... OR circuit, 22 ... Power detection circuit, 31 ... Power supply terminal, 32 ... Ground terminal, 33 ... Resistance, 34 ... Capacitance, 35 ...
Inverter, 36 …… Output.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】発振子を除くクロック発生器と、リセット
信号がアクティブになったことに応答して複数のAD変換
スタート信号を出力し、かつデジタル出力信号が入力さ
れ前記デジタル出力信号がデジタル出力端子に出力する
第１の制御回路と、可変クロック遅延回路と、クロック
が入力され前記複数のAD変換スタート信号に応答して前
記可変クロック遅延回路の遅延値を制御する第２の制御
回路と、前記遅延されたクロック信号が動作クロックと
して入力され前記遅延されたクロック信号に応答して、
入力されるアナログ信号に対する変換動作を行い前記デ
ジタル出力信号を前記第１の制御回路に出力するAD変換
器と、前記デジタル出力信号と前記クロックとが入力さ
れ前記アナログ信号が接地電位のとき前記AD変換器のデ
ジタル変換した変換誤差を受け取り変換誤差が最小とな
る前記遅延量を記憶する検出回路とを同一基板上に備
え、前記検出回路は前記変換誤差が最小となる前記遅延
値を記憶し前記リセット信号がインアクティブになった
ことに応答して前記可変クロック遅延回路の前記遅延値
を前記変換誤差が最小となる前記遅延値とすることを特
徴とするAD変換器。A clock generator excluding an oscillator, a plurality of AD conversion start signals are output in response to activation of a reset signal, and a digital output signal is input to the digital output signal. A first control circuit that outputs to a terminal, a variable clock delay circuit, and a second control circuit that receives a clock and controls a delay value of the variable clock delay circuit in response to the plurality of AD conversion start signals; The delayed clock signal is input as an operation clock and is responsive to the delayed clock signal,
An AD converter that performs a conversion operation on an input analog signal and outputs the digital output signal to the first control circuit; and the AD converter when the digital output signal and the clock are input and the analog signal is at a ground potential. A detection circuit that receives the conversion error obtained by digitally converting the converter and stores the delay amount at which the conversion error is minimized, on the same substrate, wherein the detection circuit stores the delay value at which the conversion error is minimized, An AD converter, wherein, in response to a reset signal becoming inactive, the delay value of the variable clock delay circuit is set to the delay value at which the conversion error is minimized.