JPS62500474A - 高速bcd/バイナリ加算器 - Google Patents
高速bcd/バイナリ加算器Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
高速BCD/バイナリ加算器
発明の背景
本発明は異なる基数を持つ数を表わしている複数ビットからなる人力演算数に算
術且つ/又は論理演算を施すための電気回路に関するものである。特に、本発明
はデジタルデータ処理システムにおいて、BCDとバイナリの算術演算を実行す
る電気回路に関するものである。
デジタルデータ処理システムにおいて、全体の処理速度に影響する最も重大な遅
延バスは、算術・論理ユニット(ALU)のバスである。
主要な理由としては、
(1)ALUはほとんどのデータ処理に関わり合っていること。
(2)ALUは通常多数のゲートを必要とする複雑な論理機能を伴なうこと。
(3)データ巾を大きくしようとする現在の傾向は、先行キャリー検出回路を使
用してもキャリーの伝達時間を大幅に増加させること。
が挙げられる。
更にALUがバイナリとBCDの処理を共に行う必要のある場合には、BCDの
論理機能を実現するためのゲートが追加されて遅延バスは更に増加する。
例えば、米国特許4.172,288と3,958.112にはALUでBCD
処理を行う方法が説明されている。米国特許4,172.288では、2つのB
CD演算数はあたかもバイナリ数のように、最初の加算が行われ中間結果を算出
する。この中間結果が9よりも大きいならば、修正値として6を加えて正しいB
CDの結果を得る。米国特許3,958,112では、逆からのアプローチが行
われ、加算する前にあたかもBCD演算数のように、常に修正値6を加える。バ
イナリ加算による中間結果が16よりも小さいならば、中間結果から修正値6を
引いて正しいBCDの結果を得る。これらの特許に述べられたアプローチによっ
てBCD加算は達成されるけれども、更にゲートが追加されてALUのバスの遅
延が大幅に増加する。
バイナリとBCDの算術を共に可能にする必要がある時に、ALUのバスの遅延
を減少する試みとして使用されて来たものの1つが、1984年4月3日に発行
された米国特許4,441,159に述べられている。これは、前述の米国特許
3,958,112で説明したものと基本的には同じもので、BCDfi理を実
行する時は常に修正値を入力演算数の1つに加えるものである。修正値の加算を
実行するための余分な段を除くために、米国特許4,441゜159の具体例で
は、ALU人力段に複数のマルチプレクサを使用して、BCD加算かバイナリ加
算かに応じてそれぞれの対応する対の入力演算数にキャリー伝達とキャリー発生
イエ号を供給するようにし、修正値の加算を2つの人力演算数の加算と同時に行
う。しかし、修正値は、人力演算数のビットと修正値の加算の結果として上位ビ
ットに伝達されなければならないどんな相互ビット間のキャリーをも考慮せずに
加算される。その結果、全ての相互ビット間のキャリーを考慮した中間結果を出
すためには、より複雑て動作の遅い先行キャリー検出回路が必要であり、そのた
め入力のマルチプレクサの使用により達成されたスピードアップの恩恵は削減さ
れてしまう。更に、米国特許4,414,159に述べられた具体例では、入力
キャリーがある場合に使用される余分なインクリメントの段や正しい結果を得る
ために必要な場合に6を引くためのデシマル調整の段を必要としている。これら
の追加される段により、更にALUのバスの遅延は増加する。
発明の概説
前述により本発明の目的は、異なる基数を持つ数を表わしている複数ビットから
なる入力演算数に算術且つ/又は論理演算を施すための進んだ電気回路を提供す
ることである。
特に、本発明はデジタルデータ処理システムにおいて、BCDとバイナリの算術
演算を実行する進んだ電気回路に向けられている。
前述の目的に従った本発明のより特別の目的は、算術演算の実行に必要な時間を
大幅に減少させ、バイナリかBCDかの算術演算な選択的に提供することである
。
前述の目的に従った本発明の他の目的は、一般の回路構造に1つ以上の段を併合
して、全ての算術演算の実行時間を大幅に減少したALUを提供することである
。
本発明の更なる目的は、比較的簡単で経済的に前記目的を達成する回路を提供す
ることである。
本発明の特に好適な具体例においては、BCD又はバイナリ算術演算を選択的に
実行するために使用される基本的なアプローチは、前述の米国特許3,958.
112と4.441,159で使用されたものと似ている。BCD演算では修正
値(加算の場合は+6)が演算数の1つに加算され、正しいBCD出力値を得る
のに必要な場合は条件により結果から修正値が差し引かれる。しかし、本実施例
は、特定の段が一般的論理構造内に併合されたため算術演算に必要な全時間が大
幅に減少したことにより、前述の特許に述べられた具体例とは異なっている。特
に、BCD演算中には伝達と発生信号を生成して、2つの演算を連続して実行す
るよりも大幅に少ない時間で所定の修正値の加算と入力演算数の加算とを同時に
実行することが出来る入力論理回路を提供する。
しかしながら、米国特許4,441,159に述へられた具体例と最も異なるの
は、本人力論理回路は修正値と人力演算数との加算(減算)の結果発生するどん
な相互ビット間のキャリー(減算の場合はボロー)をも自動的に考慮に入れた伝
達と発生信号を生成して、そうでなければ相互ビット間のキャリー(又はボロー
)を考慮に入れる必要による複雑さや先行キャリー(又はボロー)検出の演算の
ための遅延を除くことが出来ることである。加えて、本実施例ではBCD又はバ
イナリ算術演算を選択的に実行するために必要な時間を更に除くことに成功した
。これは2つの条件和(1つの和は井ヤリ−の存在を想定し、他方はキャリーの
無いことを想定している)を先行キャリー検出の演算と並行して同時に実行し、
次に、BCD演算中は正しい条件和(先行検出のキャリーに応じて)を選択する
ための選択処理と、正しいBCD結果を得る必要のある場合に修正値を引くため
の条件的な減算処理とを併合して、そうでなければ必要とする時間よりも大幅に
少ない時間で動作する出力選択回路を提供することにより達成された。
尚、前述の実施例は加算と減算ばかりでなく、他の論理演算にも適応出来る。
次に述べる実施例と添付された図面からは、本発明の性質ばかりでなく、他の目
的、特徴、優位的やその使用法等が明らかになるであろう。
図面の簡単な説明
第1図は本発明に係る好適な一実施例の全構造を示した電気的ブロック図である
。
第2図は第1図のディジット加算器1oの好適な一例を示した電気的ブロック図
である。
第3図乃至第6図は第2図の入力論理回路30,31,32゜33の好適な例を
示した論理回路図である。
第7図乃至第10図は第2図の条件和回路40,41,42゜43の好適な例を
示した論理回路図である。
第11図は第2図のディジット伝達/発生回路5oの好適な一例を示す論理回路
図である。
第12図は第1図の先行キャリー検出回路3oの好適な一例を示す論理回路図で
ある。
第13図乃至第16図は第1図の選択回路2oの好適な例を示す論理回路図であ
る。
同し記号や数字は図面の同じ要素を示している。
まず、本発明に係る好適な一実施例の全構造を示した電気的ブロック図である第
1図を説明しよう。
第1図の構成により、それぞれディジットAO,AI、A2゜A3とBO,B1
.82.B3からなる2つの4デイジツト演算数AとBに、バイナリがBCDか
の算術演算(加算と減算)を選択的に行うことが出来る。第1図に示すように、
これらディジットはそれぞれ4ビツトからなっている。後述するような特定の好
適な実施を考える時には、AOと80のビットはそれぞれAOo、AO,。
AO2,AO3とBoo 、BO+ 、BO2、BO3で示される(例えば第2
図のように)。
第1図に示すように、演算数AとBの対応するディジットの対AO,BO,AI
、Bi 、A2.B2.A3.B3は、バイナリ演算とBCD演算のどちらを行
うがと、加算と減算のどちらを行うかとを決めるモード信号MO,Ml、M2.
M3と共に、対応するディジット加算器10,11.12.13に人力される。
これらディジット加算器10.It、12.13は、それぞれの条件和の出カイ
8号の対5o−T、5o−F、5I−T、5l−F、52−T。
52−F、53−T、53−Fを出力する。
第1図のように、これら和のそれぞれは4ビツトからなっている。後述するよう
な特定の実施を考える時に、条件和の対5o−Tと5o−Fのビットはそれぞれ
SOo T、SOI T。
5o2−T、5o3−TとSOo F、SOI F、S02 F。
So’、−Fで示される。” T ”のイ」いた和はキャリー人カのあることを
想定した和であり、“F”の付いた和はキャリー人カのないことを想定した和で
ある。“T″の和も“F”の和も共にBCDの演算中の修正信号により発生した
ものを含むどんな相互キャリーのビットをも考慮している。モード信号M2はバ
イナリ演算かBCD演算かを決め、モード信号MOとMlとは加算か減算かを決
める。実施例ではこれらモード信号MO,Ml、M2は次のように演算の選択を
する。
MO=M1=″O” A+Bを実行
MO=″1″、M1= ”O” A−Bを実行MO=“O”、M1=”ビ B−
Aを実行MO=M1=”ビ O−Bを実行
第1図に示す実施例の説明を続けると、それぞれのディジット加算器10,11
,12.13により出力した条件出力信号の対5o−T、5O−F、51−T、
5t−F、52−T、52−F。
53−T、53−Fは、対応する出力選択回路20,21,22゜23に入力す
る。
更に、第1図のディジット加算器10.1+、12.13は、(BCD演算モー
ドで使用される)それぞれのデシマルモード信号DMO,DME、DM2.DM
3とそれぞれのディジット伝達信号、ディジット発生信号PDO,GDO,PD
l、GDl ;PD2.GD2.PD3.GD3を出力し、入力キャリ−CIと
条件出力信号の対5o−T、5o−F、51−T、5l−F。
52−T、52−F、53−T、53−Fと共に対応する出力選択回路20,2
1.22.23に入力する。デシマルモード信号DMO,DMI、DM2.DM
3は、BCD演算中の出力回路20,21.22.23の論理内で所定の修正値
を選択的に混入する(例えばBCD加算中に正しいBCDの結果を得るためには
6を差し引く)。
第1図のように、ディジット伝達信号とディジット発生信号の対PDO,GDO
、PDl、GDI 、PO2,GD2.PO3゜GD3は、それぞれ先行キャリ
ー検出回路35にキャリーイン信号CIと共に人力する。先行キャリー検出回路
35はこれら人カイ3号に応じて、それぞれの先行検出されたディジットキャリ
ー信号Co、CI、C2,C3とキャリーアウト信号C−0UTを出力する。第
1図のように、ディジットキャリー信号Co、CI、C2゜C3はそれぞれ出力
選択回路20,21,22.23に入力する。
出力選択回路20,21,22.23は、人力信号に応じて選択されたモードに
応じて所望の演算結果を出力する。演算結果は、第1図に4ビツトからなる出力
ディジット信号FO,Fl、F2゜F3で示されている。後述するような特定の
実施例で考える時には、FOの4ビツトはFOo 、FO+ 、FO2、FO3
で示される(例えば第2図のように)。
次に本発明に従って第1図のディジット加算器10.it。
12.13の好適例を示す第2図〜第7図を説明する。
これらディジット加算器は同じように動作するので、第2図〜第7図にはディジ
ット加算器10の実施例のみを示す。第1図に示された他のディジット加算器1
1,12.13の実施例は第2図〜第7図から明らかである。
まず、人力演算数のゼロディジットAOと80を受け取った第1図のディジット
加算器10の実施例の全体を示した第2図を説明する。これらのゼロディジット
AOとBOはAOo、AO+。
AO2,AO3とBoa 、BO+ 、BO2,BO3で示される4ビツトから
なっており、モード信号MO,Ml。M2と共に入力論理回路30,31,32
.33に入力されて、対応する伝達信号と発生信号の対PO0,Go。; PO
+ 、GO+ : PO2、GO2:PO3,GO3を出力するために使用され
る。更に、人力論理回路32にはビット信号AO2とBO2と共にビット信号B
O,も入力し、入力論理回路33にはビット信号AO,とBO3と共にBO。
とBO2も入力される。これは、入力論理回路32と33によって生成されるキ
ャリー伝達信号とキャリー発生信号PO2,GO2とPO,、GO3が、BCD
演算中に修正信号により発生するどんな相互ビット間のキャリー(減算の場合は
ボロー)をも考慮に入れた値を持つことを可能にするためである。なぜなら、こ
れら特定の伝達と発生信号は相互ビット間のキャリーを発生する修正信号の結果
変更されるからである。
第2図ではモード信号M2がゼロビットの入力論理回路30には入力していない
。なぜなら、このビットはバイナリモードの演算でもBCDモードの演算でも同
じ値だからである。好適な具体例としては、加算演算のため伝達信号と発生信号
を生成する第2図の入力論理回路30,31,32.33のそれぞれが従う規則
は次の様である。
(1)真あるいは“1”の伝達信号(POo 、PO+ 、PO2。
PO3)が生成されるのは、(BCD演算に対しては)修正信号とあらゆる相互
ビット間のキャリーの発生とを考慮に入れると、入力キャリーが出力キャリーを
生成する場合である。そうでない場合は真でない、あるいは°゛0”の伝達信号
が生成される。
(2)真あるいはビの発生信号(Goo 、GO+ 、GO2。
GO3)が生成されるのは、(BCD演算に対しては)修正信号とあらゆる相互
ビット間のキャリーの発生とを考慮に入れると、入力キャリーがあるかないかに
かかわらず出力キャリーが生成される場合である。そうでない場合は真でない、
あるいは“O”の発生信号が生成される。
第2図の説明を続けると、それぞれ人力論理回路30,31゜32.33で生成
された伝達信号と発生信号POo、Goo :PO+ 、GO+ : PO2、
GO2; PO3、GOzは、第3図から見てビットの対5oo−T、soo
−F : so、−T+So、−F;so、−T、5o2−F、5O3−T、5
o3−Fからなる第1図に示したゼロディジット条件和5o−Tと5o−Fを生
成するために、条件和回路40,41,42.43に人力される。前述したよう
に、”T”の付いた和はキャリー人力の存在を想定し、“F”の付いた和はキャ
リー人力のないことを想定している。
又前述したように、これら条件和は相互ビット間のキャリーはかりでなく、BC
D演算中に修正信号により生成するものをも考慮している。第2図に示したよう
に、これはそれぞれの入力論理回路30.31,32.33により生成した伝達
と発生出力と、全ての前段の人力論理回路により生成した伝達と発生出力とを条
件和回路40.41,42.43のそれぞれに入力することにより達成される。
それゆえ、条件和回路40には信号PO0とGOoが入力し、条件和回路41に
は信号PO+ 、GO,と共に信号PO0とGo。
が入力し、条件和回路42には信号PO2と002と共に信号POo 、Goo
、PO+ 、GO+が入力し、条件和回路43には信号P03とGo、と共に
信号POo 、Goo 、PO+ 、GO+ 。
PO□、C02が入力している。
更に第2図を見ると、POo 、Goo 、PO+ 、GO+ 。
PO□、GO2、PO3,GOs という名の伝達信号と発生信号の全てがディ
ジット伝達/発生回路50に入力している。このディジット伝達/発生回路50
は、条件和回路40.41,42.43による条件和の生成と同時にゼロディジ
ットの伝達信号PDOとゼロディジットの発生信号GDOとゼロデシマルモード
信号DMOを生成する。PDOとGDO侶号は第1図に示した先行キャリー検出
回路30に人力する。一方、デシマルモード信号DMOは第1図のゼロディジッ
トの出力選択回路20に入力する。
次に第2図の入力論理回路30.31,32.33の好適な例をそれぞれ示した
第3図〜第6図を説明する。前述したように、これら入力論理回路30,31,
32.33はゼロディジットの入力演算数AOO、AO+ 、AO2、AO3と
Boo 、BO+ 、BO2。
BO3に作用し、BCD処理が必要な時には修正信号によって生成された相互ビ
ット間のキャリー(あるいはボロー)を考慮に入れながら、入力演算数の加算(
減算)と同時に所定の修正値の加算を行うというような方法で、バイナリ処理の
場合もBCD処理の場合も信号POo 、Goo ;po、、GOI ;PO2
、CO2:PO3。
CO3を生成するように動作する。
もつと詳細に第3図〜第6図を見ると、BCD修正論理はバイナリ算術論理と併
合されていて、BCDばかりでなくバイナリ演算のための伝達信号と発生信号を
生成するためには、それぞれの入力論理回路30.31,32.33としては出
力がそれぞれの普通のORゲートに人力しているただ1段のANDゲートが必要
なだけである(例えば第3図には、信号GOoを生成するためにORゲート]9
につながるANDゲー1−16.17.18が示されている)。
信号が通過しなけらばならないゲートの数によりバスの遅延を表わすことが出来
るので、たとえバイナリ算術演算のみが実行される場合でも通常必要なものと等
しいただ2つのゲートの遅延のみで5、それぞれの伝達信号と発生信号PO,,
Go。;po、、Go、。
PO2、CO2; POs 、Go、が生成されることが分る。
第3図〜第6図に示されたANDゲートとORゲートにより達成される特定の論
理機能は、これら図面に示された慣習的なANDとORの表示から明らかである
。これは他の図面においてもそうである。この点に関しては、慣習として、AN
DゲートやORゲートへの丸”の付いた人力は、“丸”の付いた入力に入った信
号を反転したものにより論理処理か行われることを示している。一方、゛丸°°
の何いたANDゲートやORゲートからの出力は、ゲート出力を反転したものが
“丸”の付いた出力より得られることを示している。
次にゼロディジットの条件和SOo T、SOo F;Sol T、Sol F
;SO2T、5O2−F;5O3−T。
5o3−Fを生成する第2図の条件和回路40,41.42.43の好適な例を
それぞれ示した第7図〜第10図を説明する。前述したように、処理速度への影
響の大きなバスは条件和処理と並行に行われる先行キャリー検出のバスなので、
これら条件和回路は好Jな実施例を考える場合は影響の大きなものではない。こ
のように条件和回路40.41,42.43の処理速度は先行キャリーの生成に
必要な処理速度以下でよく、比較的簡単な論理IA理から見ると比較的容易に達
成される。条件和回路40からは真の和so、−Tのみが生成される。なぜなら
5Qo−Fは後段の回路で必要ならばSQ、−Tから生成できるからである。
第2図のディジット伝達/発生回路50の好適な一例を示した第11図を説明す
る。このディジット伝達/発生回路5oは条件和回路40,41,42.43に
よる条件和の生成と同時にゼロディジットデシマル信号DMOと共にディジット
伝達信号PDOとディジット発生信号GDOとを生成する。第1図のように、4
8号PDOとGDOは第1図の先行キャリー検出回路30に人力する(第1図の
ディジット加算器11,12.13により生成された他のディジット信号PDI
、GDI、PD2.GD2.PD3.GD3と共に)。一方、ゼロディジットデ
シマル信号DMOはゼロディジットの出力選択回路20に人力する。第11図に
おいて、PDO。
GDO,DMO信号を生成するには単に2つのゲートの遅延バスが必要なだけで
ある。後で明らかになるように、後段よりもむしろ回路50によってDMO信号
を生成することにより、全遅延時間が増加しない利点がある。
第1図のゼロディジット加算器10の好適な例を第2図〜第11図に関して述へ
た(他のディジット加算器11,12゜13.14は同様の構成である)ので、
次に入力キャリ−CIとディシラ)・伝達と発生信号PDO,GDO、PDI、
GDl、;PD2.GD2;PD3.GD3とに応じて、先行検出のディジット
キャリーCo、CI、C2,C3と出力キャリ−C−OUTを生成する、第1図
の先行キャリー検出回路35の好適な一例を示す、 第12図に注目する。第1
2図において、ゼロディジットの先行検出のキャリーCOは単にキャリーインC
Iである。先行検出のキャリーアウトC−0LITは、例えばもし存在すればよ
り高位のディジットに人力されるものである。
考慮されるべき第1図の残りの部分としては、ディジット出力信号FO,F’l
、F2.F3 (それぞれは4ビツトからなっている)により表わされる最終的
演算結果を生成する出力選択回路がある。
ディジット加算器10.it、12.13の場合のように、選択回路21,22
,23.24のそれぞれは同じ構成である。それゆえ、第1図に示すFO比出力
生成する(ビットFOo 、FO+ 。
PO2,PO3からなる)ゼロディジット選択回路2oの好適な実施例を、第1
図の他のディジット選択回路21,22.23の代表例として考えてよいたろう
。
第13図〜第16図ては、BCD修正論理は選択論理と併合されていて、BCD
演算であってもバイナリ演算であっても、ビット出力信号FOo 、FO+ 、
PO2、PO3を生成するには単に2つのゲート遅延のみでよいことが示されて
いる。この点では、第2図と第11図で示したゼロディジット伝達/発生回路5
oのところで述べたように、それぞれの伝達/発生回路内でそれぞれのディジッ
ト伝達信号と発生信号PDO,GDO,PD1.GDI 、PD2゜GD2.P
D3.GD3と同時に生成されるデシマルモード信号DMO,DMI、DM2,
0M3があることに利点があることが分る。これらデシマルモード信号DMO,
DMI、DM2,0M3は予め生成されているので、第13図〜第16図から明
らかなように、第1図に示すそれぞれの選択回路20,21,22.23の入力
時点で、どんな遅延の増加もなしに使用出来る状態である。このため、選択回路
20,21,22.23では単に2つのゲートの全遅延が加わるのみである。更
に、それぞれのディジットキャリー(選択回路20に対してはCO)は最終の時
点で入力される・・・直接それぞれの選択回路に入力される・・・ので、選択回
路の2つのゲートの遅延がキャリーの入力から出力までにかがる全ての遅延であ
る。これはディジットキャリー〇〇、C1,C2,C3が通常最後に使用可能と
なるので重要なことである。
侍μ
本発明は特に好適な実施例に関して説明されたが、本発明の範囲内での構成や配
置や動作や使用において多くの変化が可能である。
例えば、説明は主に加算を対象としていたが、先に言及したように、説明された
詳細な論理はモード信号MO,M+、、M2の適当な選択によって減算A−B、
B−A、O−Bにも適用される。更に、他の論理機能(例えばAとBの排他的O
R)も適当に1つあるいはそれ以上のモート信号を追加することにより供給でき
る。
それゆえ、本発明はここで述べた実施例に限定されることはなく、添付されたク
レームの範囲内の全ての修正や変形をも包含することは明らかである。
FIG、3. FIG、4゜
FIG、5゜
FIG、6゜
FIG、7゜
FIG、8゜
FIG、lO。
FIG、12゜
FIG、13゜
FIG、14 FIG、15゜
国際調査報告
Claims (9)
- 1.2つのデジタルの複数ビットからなる演算数に対して選択的にバイナリ処理 又はBCD処理を行う演算論理手段であって、前記演算論理手段にモード信号を 与えてバイナリ処理かBCD処理かを指示する手段と、 前記演算数を与えられて前記演算数に基づいて伝達と発生信号を生成する入力論 理回路手段であって、 前記入力演算数と前記モード信号とに応じて併合されて処理をするバイナリ演算 論理回路とBCD修正論理回路とを有し、BCD処理が指示された時には、生成 される伝達と発生信号が修正論理処理のために起こるどんな相互ビット間の影響 をも考慮に入れるようにして、修正論理処理が演算処理と同時に行われる入力論 理回路手段と、 前記伝達と発生信号に基づいて前記モード信号に対応したバイナリ又はBCD演 算結果を生成する手段とを備えることを特徴とする演算論理手段。
- 2.各々の演算数は少なくとも4ビットを持ち、前記入力論理回路手段は4つの 入力論理回路から成り、各々の入力論理回路は伝達と発生信号の生成に使用され る前記演算数のそれぞれのビットの対を受け取り、所定の前記入力論理回路は更 に少なくとも1つの演算数のビットを受け取って、BCD処理中の修正論理処理 により発生するどんな相互ビット間の影響をも考慮に入れた伝達と発生信号を生 成することを特徴とする請求の範囲第1項記載の演算論理手段。
- 3.前記入力論理回路手段の前記BCD修正論理は、BCD処理が指示された時 に前記演算数の1つに6を加算することを特徴とする請求の範囲第1項記載の演 算論理手段。
- 4.前記伝達と発生信号に基づいて演算結果を生成する手段は、先行検出のキャ リーを生成する先行キャリー検出回路手段と、前記先行キャリー検出回路手段と 並列に動作して、入力キャリーの在否を各々仮定し且つ相互ビット問の影響をも 考慮に入れている前記伝達と発生信号に応じて条件和信号を同時に生成する条件 和回路手段と、前記モード信号と前記条件和信号と前記先行検出のキャリーに基 づいて前記演算結果を生成する出力選択回路とを備えることを特徴とする請求の 範囲第1項記載の演算論理手段。
- 5.各々の演算数は複数の4ビットディジットを有し、前記伝達と発生信号に基 づいて演算結果を生成する手段は、前記伝達と発生信号に応じてディジットの伝 達信号とディジットの発生信号を生成するディジット伝達/発生回路手段を備え 、前記先行キャリー検出手段は前記ディジットの伝達信号とディジットの発生信 号と入力キャリーとに応答することを特徴とする請求の範囲第4項記載の演算論 理手段。
- 6.前記選択回路手段は併合された選択計理とBCD修正論理を有し、BCD処 理が指示された時には、修正論理処理は演算処理と同時に行われることを特徴と する請求の範囲第4項記載の演算論理手段。
- 7.前記入力論理回路手段のBCD修正論理はBCD処理が指示された時には前 記演算数の1つに6を加算し、前記選択回路手段のBCD修正論理は正しいBC D値を生成が必要な時は演算結果から6を減算することと特徴とする請求の範囲 第6項記載の演算論理手段。
- 8.前記入力論理回路手段は前記入力演算数に応じて2段のゲートのみで前記伝 達と発生信号を生成することを特徴とする請求の範囲第2項記載の演算論理手段 。
- 9.前記選択回路手段は前記先行検出のキャリー信号と前記条件和信号と前記モ ード信号と入力キャリー信号とに応じて2段のゲートのみで前記演算結果を生成 することを特徴とする請求の範囲第6項記載の演算論理手段。
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