JPS6248869A - 画信号処理装置 - Google Patents
画信号処理装置Info
- Publication number
- JPS6248869A JPS6248869A JP60187283A JP18728385A JPS6248869A JP S6248869 A JPS6248869 A JP S6248869A JP 60187283 A JP60187283 A JP 60187283A JP 18728385 A JP18728385 A JP 18728385A JP S6248869 A JPS6248869 A JP S6248869A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ファクシミリ装置において、黒白線画画像を
読み取ったときのサンプリングジッタを補正する機能を
備えだ画信号処理装置に関する。
読み取ったときのサンプリングジッタを補正する機能を
備えだ画信号処理装置に関する。
一般に、ファクシミリ装置においては、黒白線画画像？
読み取って黒と白の２値化された画素データを得る場合
に９画像の位置および濃度とサンプリングクロックとの
位相差に起因してサンプリングジッダが発生する。この
サンプリングジッタは、従来技術において補正が困難で
あり、したがって１画素以内を規格値として許容されて
いた。
読み取って黒と白の２値化された画素データを得る場合
に９画像の位置および濃度とサンプリングクロックとの
位相差に起因してサンプリングジッダが発生する。この
サンプリングジッタは、従来技術において補正が困難で
あり、したがって１画素以内を規格値として許容されて
いた。
しかし乍ら、上記のサンプリングジッダは。
１画素以内においてランダムに発生するため。
主走査方向に対して直角な線画′ｆ、走査する場合第７
図に示すように線画のエツジ部が凸凹状にサンプリング
されるという不都合があった。そこで２本発明の目的は
、このような欠点を除去するために、１画素以内に生ず
る直角線画の凸凹を判定し、これを補正することによっ
て画質を向上することのでさる画信号処理装置を提供す
ることにある。
図に示すように線画のエツジ部が凸凹状にサンプリング
されるという不都合があった。そこで２本発明の目的は
、このような欠点を除去するために、１画素以内に生ず
る直角線画の凸凹を判定し、これを補正することによっ
て画質を向上することのでさる画信号処理装置を提供す
ることにある。
本発明の画信号処理装置は、主走査方向の１走査線に対
応する画素データを格納する（Ｎ−１）個（Ｎ≧３の正
の整数）の記憶手段と、副定食方向にＮ本の走査線の画
素データにそれぞれ対応する（（Ｎ−１）Ｘ１個の遅延
手段と、前記記憶手段および前記遅延手段から出力され
る（ Ｎ×Ｎ ）個の画素データから、注目画素データ
とその周辺画素データとの関連を判定する平方する選択
手段とを含んで構成される。
応する画素データを格納する（Ｎ−１）個（Ｎ≧３の正
の整数）の記憶手段と、副定食方向にＮ本の走査線の画
素データにそれぞれ対応する（（Ｎ−１）Ｘ１個の遅延
手段と、前記記憶手段および前記遅延手段から出力され
る（ Ｎ×Ｎ ）個の画素データから、注目画素データ
とその周辺画素データとの関連を判定する平方する選択
手段とを含んで構成される。
次に２本発明の画信号処理装置について実施例を挙げ２
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
第１図は本発明の一実施例の構成と示すブロック図であ
る。この例は、ラインメモリ１と。
る。この例は、ラインメモリ１と。
う・ｆンメモリ２と、ラインメモリ制御部３と。
ランチ回路４〜？と、ＲＯＭｌ０と、セレクタ１１とを
含んで構成され、Ｎ＝３ｉ適用した場合を示す。図にお
いて、入力端子Ｔ工に加えられ、黒白線画画像？読み取
ってサンプリングされた黒および白の２値化画信号ＤＯ
は、ラッチ回路４とラインメモリ１とＲＯＭ１０とに供
給される。ラッチ回路４〜９には、端子Ｔ２がら１画素
に対応する画信号クロックＶＣＫが供給されており。
含んで構成され、Ｎ＝３ｉ適用した場合を示す。図にお
いて、入力端子Ｔ工に加えられ、黒白線画画像？読み取
ってサンプリングされた黒および白の２値化画信号ＤＯ
は、ラッチ回路４とラインメモリ１とＲＯＭ１０とに供
給される。ラッチ回路４〜９には、端子Ｔ２がら１画素
に対応する画信号クロックＶＣＫが供給されており。
画信号ＤＯはラッチ４により１画素分遅れて画信号Ｄ
０１としてラッチ回路４からラッチ回路５に供給される
。ラッチ回路５では、さらに１画素分遅れて画信号Ｄｏ
＋が導出される。画信号ＤＯと画信号ＤＯ°および画信
号ＤＯ’はＲＯＭ１０に対してアドレス信号として供給
される。
０１としてラッチ回路４からラッチ回路５に供給される
。ラッチ回路５では、さらに１画素分遅れて画信号Ｄｏ
＋が導出される。画信号ＤＯと画信号ＤＯ°および画信
号ＤＯ’はＲＯＭ１０に対してアドレス信号として供給
される。
ラインメモリ１は供給される画信号ＤＯｉ１走査線分格
納することにより９画信号ＤＯに対して１定食線分遅れ
た画信号Ｄ１として読み出され、ラッチ回路乙に供給さ
れる。この画信号Ｄ１はラッチ回路６により１画素分遅
延され。
納することにより９画信号ＤＯに対して１定食線分遅れ
た画信号Ｄ１として読み出され、ラッチ回路乙に供給さ
れる。この画信号Ｄ１はラッチ回路６により１画素分遅
延され。
画信号ＤＩ’としてラッチ回路６からラッチ回路７に供
給され、ラッチ回路７によりさらに１画素分遅れて画信
号Ｄ１”となる。画信号ＤＩ 、画信号Ｄｉ’および画
信号Ｄｉ’はＲＯＭ １０に対してアドレス信号として
供給される。ラインメモリ２は、セレクタ１１から供給
される画信号Ｄ２を１十査線分格納することにより２画
信号Ｄ２に対して１走査線分遅れた画信号Ｄ５として読
み出され、ラッチ回路８に供給される。この画信号Ｄ５
はラッチ回路８により１画素分遅延され２画信号Ｄ５’
としてラッチ回路８からラッチ回路９に供給され、ラッ
チ回路９によりさらに１画素分遅れて画信号Ｄ３’とな
る。画信号Ｄ３゜画信号Ｄ５’および画信号Ｄ３′はＲ
ＯＭ１Ｏに対してアドレス信号として供給される。
給され、ラッチ回路７によりさらに１画素分遅れて画信
号Ｄ１”となる。画信号ＤＩ 、画信号Ｄｉ’および画
信号Ｄｉ’はＲＯＭ １０に対してアドレス信号として
供給される。ラインメモリ２は、セレクタ１１から供給
される画信号Ｄ２を１十査線分格納することにより２画
信号Ｄ２に対して１走査線分遅れた画信号Ｄ５として読
み出され、ラッチ回路８に供給される。この画信号Ｄ５
はラッチ回路８により１画素分遅延され２画信号Ｄ５’
としてラッチ回路８からラッチ回路９に供給され、ラッ
チ回路９によりさらに１画素分遅れて画信号Ｄ３’とな
る。画信号Ｄ３゜画信号Ｄ５’および画信号Ｄ３′はＲ
ＯＭ１Ｏに対してアドレス信号として供給される。
ＲＯＭ１Ｏはアドレス信号として入力された画信号（Ｄ
Ｏ，Ｄｏ’、 Ｄｏ’、 ＤＩ、 ＤＩ’、 ＤＩ”、
Ｄ５． Ｄ３’。
Ｏ，Ｄｏ’、 Ｄｏ’、 ＤＩ、 ＤＩ’、 ＤＩ”、
Ｄ５． Ｄ３’。
Ｄ５′）により格納データがアクセスされる。このとき
１画信号Ｄ１°を注目画素データ、画信号Ｄｏ、 Ｄｏ
’、 Ｄｏ”、 ＤＩ、 ＤＩ’、 Ｄ５． Ｄ５’、
Ｄ３”のそれぞれを周辺画素データとして定める。Ｒ
ＯＭ１０には、注目画素データと周辺画素データとが、
第２図または第３図のパターンの場合には出力データＳ
１．Ｓ２がともに低レベルになるように格納されており
、第４図または第５図のパターンの場合には出力データ
Ｓ１が高レベル。
１画信号Ｄ１°を注目画素データ、画信号Ｄｏ、 Ｄｏ
’、 Ｄｏ”、 ＤＩ、 ＤＩ’、 Ｄ５． Ｄ５’、
Ｄ３”のそれぞれを周辺画素データとして定める。Ｒ
ＯＭ１０には、注目画素データと周辺画素データとが、
第２図または第３図のパターンの場合には出力データＳ
１．Ｓ２がともに低レベルになるように格納されており
、第４図または第５図のパターンの場合には出力データ
Ｓ１が高レベル。
Ｓ２が低レベルになるように格納されており。
また第２図〜第５図以外のパターンの場合には出力デー
タＳ１，８２がともに高レベルになるように格納されて
いる。セレクタ１１は、ＲＯＭ１Ｏの出力データ８１．
Ｓ２がともに低レベルの場合には、白化処理として”
０”を選択し２画信号Ｄ２として出力する。Ｓｌが高レ
ベル、Ｓ２が低レベルの場合には黒化処理として“１”
を選択し２画信号Ｄ２として出力する。また、 Ｓｌ、
Ｓ２がともに高レベルの場合には画信号ＤＩ’ ｉ選
択し９画信号Ｄ２として出力する。
タＳ１，８２がともに高レベルになるように格納されて
いる。セレクタ１１は、ＲＯＭ１Ｏの出力データ８１．
Ｓ２がともに低レベルの場合には、白化処理として”
０”を選択し２画信号Ｄ２として出力する。Ｓｌが高レ
ベル、Ｓ２が低レベルの場合には黒化処理として“１”
を選択し２画信号Ｄ２として出力する。また、 Ｓｌ、
Ｓ２がともに高レベルの場合には画信号ＤＩ’ ｉ選
択し９画信号Ｄ２として出力する。
上記のような構成によれば、第６図に見られるように、
主走査方向に直角な線画に対する１画素以内のサンプリ
ングジッタを低減することができる。このような処理を
主走査方向に１画素ごとに、また副走査方向に１走査線
ごとに繰り返すことにより、１画面に対する画信号の処
理が行われる。なお、ラインメモリ制御部３は端子Ｔ２
からの画信号クロック■ＣＫと端子Ｔ１からの画信号有
効処理範囲信号ＶＡＲｉ入力して。
主走査方向に直角な線画に対する１画素以内のサンプリ
ングジッタを低減することができる。このような処理を
主走査方向に１画素ごとに、また副走査方向に１走査線
ごとに繰り返すことにより、１画面に対する画信号の処
理が行われる。なお、ラインメモリ制御部３は端子Ｔ２
からの画信号クロック■ＣＫと端子Ｔ１からの画信号有
効処理範囲信号ＶＡＲｉ入力して。
ラインメモリ１とラインメモリ２とに対してそれぞれア
ドレス信号ＡＤ１とＡＤ２および書き込み信号ＷＣＫ１
とＷＣＫ２を供給する。
ドレス信号ＡＤ１とＡＤ２および書き込み信号ＷＣＫ１
とＷＣＫ２を供給する。
なお、上記の実施例においては、Ｎ＝３の場合について
第２図〜第５図を例に挙げて説明したが、これ等は注目
データと周辺画素データとの関連の一形態を示したに過
ぎず、これに限定されるものではない。
第２図〜第５図を例に挙げて説明したが、これ等は注目
データと周辺画素データとの関連の一形態を示したに過
ぎず、これに限定されるものではない。
以上の説明により明らかなように２本発明の画信号処理
装置によれば、主走査方向にＮ画素。
装置によれば、主走査方向にＮ画素。
副走査方向にＮ本の走査線に対応する（Ｎ×Ｎ）個の画
素データにより、主走査方向に対して直角な線画のエツ
ジ部の１画素以内の凸凹を判定し、これを補正すること
によってサンプリングジッタを低減することが可能とな
り２画質の向上が得られる。
素データにより、主走査方向に対して直角な線画のエツ
ジ部の１画素以内の凸凹を判定し、これを補正すること
によってサンプリングジッタを低減することが可能とな
り２画質の向上が得られる。
第１図は本発明による実施例の構成？示すブロック図、
第２図乃至第５図は、第１図の実施例の動作を説明する
だめのそれぞれ注目画素データと周辺画素データとの関
連パターンを示す図、第６図は、第１図の実施例により
得られたサンプリングジッタの低減された状態を示す図
。 第７図は従来の画像処理装置により得られるサンプリン
グジッダの発生状態を示す図である。 図において、１，２はラインメモリ、３はラインメモリ
制御部、４〜９はラッチ回路、１０はＲＯＭ、１１はセ
レクタである。
第２図乃至第５図は、第１図の実施例の動作を説明する
だめのそれぞれ注目画素データと周辺画素データとの関
連パターンを示す図、第６図は、第１図の実施例により
得られたサンプリングジッタの低減された状態を示す図
。 第７図は従来の画像処理装置により得られるサンプリン
グジッダの発生状態を示す図である。 図において、１，２はラインメモリ、３はラインメモリ
制御部、４〜９はラッチ回路、１０はＲＯＭ、１１はセ
レクタである。
Claims (1)
- １、主走査方向の１走査線に対応する画素データを格納
する（Ｎ−１）個（Ｎ≧３の正の整数）の記憶手段と、
副走査方向にＮ本の走査線の画素データにそれぞれ対応
する｛（Ｎ−１）×Ｎ｝個の遅延手段と、前記記憶手段
および前記遅延手段から出力される（Ｎ×Ｎ）個の画素
データから、注目画素データとその周辺画素データとの
関連を判定する手段と、該判定手段の判定結果により注
目画素データを黒化処理、または白化処理、または処理
せずにそのまま出力する選択手段とを含むことを特徴と
する画信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187283A JPS6248869A (ja) | 1985-08-28 | 1985-08-28 | 画信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187283A JPS6248869A (ja) | 1985-08-28 | 1985-08-28 | 画信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248869A true JPS6248869A (ja) | 1987-03-03 |
Family
ID=16203284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187283A Pending JPS6248869A (ja) | 1985-08-28 | 1985-08-28 | 画信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248869A (ja) |
-
1985
- 1985-08-28 JP JP60187283A patent/JPS6248869A/ja active Pending
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