JPS624799B2 - - Google Patents
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- JPS624799B2 JPS624799B2 JP55125758A JP12575880A JPS624799B2 JP S624799 B2 JPS624799 B2 JP S624799B2 JP 55125758 A JP55125758 A JP 55125758A JP 12575880 A JP12575880 A JP 12575880A JP S624799 B2 JPS624799 B2 JP S624799B2
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- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- shift register
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 229930091051 Arenine Natural products 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に好適な双方向シフトレジス
タに関する。
タに関する。
一般にシフトレジスタは、デイジタル集積回路
においてデータの保持、遅延などに非常によく用
いられる回路である。たとえばデータを2進数に
変換し、それをビツトシリアルに転送する場合、
タイミング合せ回路として使用される。このと
き、データを最下位桁から始めて最上位桁で終る
ように転送した場合、1ビツトの遅延を挿入する
ことは、この遅延を入れない場合に比べて1桁だ
け桁上げを行なつたことに相当し、換言すれば
「2」を乗じたことになる。一方、遅延を挿入さ
れたデータから見れば、遅延なしのデータは1桁
だけ桁下げを行なわれたことになり、「2」で割
られたデータということになる。このように、あ
るデータに対してそれを1ビツト遅らせたデータ
は「2」がかけられ、1ビツト進めたデータは
「2」で割られたデータとなる。このように、デ
ータを2倍、22倍、23倍、…もしくは1/2、1/2
2、1/23、…としたい場合は双方向シフトレジス
タがあれば非常に便利である。
においてデータの保持、遅延などに非常によく用
いられる回路である。たとえばデータを2進数に
変換し、それをビツトシリアルに転送する場合、
タイミング合せ回路として使用される。このと
き、データを最下位桁から始めて最上位桁で終る
ように転送した場合、1ビツトの遅延を挿入する
ことは、この遅延を入れない場合に比べて1桁だ
け桁上げを行なつたことに相当し、換言すれば
「2」を乗じたことになる。一方、遅延を挿入さ
れたデータから見れば、遅延なしのデータは1桁
だけ桁下げを行なわれたことになり、「2」で割
られたデータということになる。このように、あ
るデータに対してそれを1ビツト遅らせたデータ
は「2」がかけられ、1ビツト進めたデータは
「2」で割られたデータとなる。このように、デ
ータを2倍、22倍、23倍、…もしくは1/2、1/2
2、1/23、…としたい場合は双方向シフトレジス
タがあれば非常に便利である。
従来のこのような双方向シフトレジスタは、第
1図に示すような回路構成となつていた。なお、
この例では4ビツト分のシフトレジスタ構成とな
つている。すなわち、各ビツトごとのデータ転送
は、D形フリツプフロツプ1,2,3,4により
クロツクパルスCPに同期して行われ、各フリツ
プフロツプ1,2,3,4の入力側にはアンド回
路5,6とオア回路7が接続されている。そし
て、右シフトと左シフトの切り換えは切換信号
R/によつて行われ、この切換信号R/が
“1”のとき右シフト動作となり、右シフトデー
タ入力端子IRから入力されたデータが右シフト
データ出力端子ORに転送される。一方、切換信
号R/が“0”のとき左シフト動作となり、左
シフトデータ入力端子ILから入力されたデータ
が左シフトデータ出力端子OLに転送される。
1図に示すような回路構成となつていた。なお、
この例では4ビツト分のシフトレジスタ構成とな
つている。すなわち、各ビツトごとのデータ転送
は、D形フリツプフロツプ1,2,3,4により
クロツクパルスCPに同期して行われ、各フリツ
プフロツプ1,2,3,4の入力側にはアンド回
路5,6とオア回路7が接続されている。そし
て、右シフトと左シフトの切り換えは切換信号
R/によつて行われ、この切換信号R/が
“1”のとき右シフト動作となり、右シフトデー
タ入力端子IRから入力されたデータが右シフト
データ出力端子ORに転送される。一方、切換信
号R/が“0”のとき左シフト動作となり、左
シフトデータ入力端子ILから入力されたデータ
が左シフトデータ出力端子OLに転送される。
ところが、上述した従来の双方向シフトレジス
タでは、各フリツプフロツプ1,2,3,4の入
力側にはアンド、アンド、オアという複雑なゲー
ト回路が必要であり、しかも配線が複雑であるば
かりでなく、集積回路の設計製造においては配線
およびゲート回路による面積の増大につながると
いう重大な欠点があつた。
タでは、各フリツプフロツプ1,2,3,4の入
力側にはアンド、アンド、オアという複雑なゲー
ト回路が必要であり、しかも配線が複雑であるば
かりでなく、集積回路の設計製造においては配線
およびゲート回路による面積の増大につながると
いう重大な欠点があつた。
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、2つのクロツク同期論理
回路の一方の入力を他方の出力にそれぞれ接続
し、その接続端の一方にトランスミツシヨンゲー
トを接続して1ビツト分を構成することにより、
素子数の低減を図り、きわめて簡単な回路で集積
回路上での面積を縮少することができる双方向シ
フトレジスタを提供することにある。
の目的とするところは、2つのクロツク同期論理
回路の一方の入力を他方の出力にそれぞれ接続
し、その接続端の一方にトランスミツシヨンゲー
トを接続して1ビツト分を構成することにより、
素子数の低減を図り、きわめて簡単な回路で集積
回路上での面積を縮少することができる双方向シ
フトレジスタを提供することにある。
以下、本発明の一実施例について図面を参照し
て説明する。
て説明する。
第2図は双方向シフトレジスタの1ビツト分を
示すもので、2つのクロツク同期論理回路、たと
えばクロツクドインバータ21,22を互いに一
方の入力と他方の出力とをそれぞれ接続し、その
一方の接続端23にトランスミツシヨンゲート2
4を接続して1ビツト分の回路を構成している。
示すもので、2つのクロツク同期論理回路、たと
えばクロツクドインバータ21,22を互いに一
方の入力と他方の出力とをそれぞれ接続し、その
一方の接続端23にトランスミツシヨンゲート2
4を接続して1ビツト分の回路を構成している。
このような構成において動作を説明する。な
お、トランスミツシヨンゲート24は、そのゲー
トに入力されるクロツクφ1が“1”のときオン
となり、“0”のときオフとなるものとする。こ
の回路で右シフトの場合、データはトランスミツ
シヨンゲート24および一方のクロツクドインバ
ータ21を通つて右へ転送される。このときクロ
ツクφLは“0”としておくことにより、他方の
クロツクドインバータ22の出力は高インピーダ
ンス状態となるため、転送するデータには影響を
与えない。一方、左シフトの場合、データは他方
のクロツクドインバータ22およびトランスミツ
シヨンゲート24を通つて左へ転送される。この
ときクロツクφRは“0”としておくことによ
り、一方のクロツクドインバータ21の出力は高
インピーダンス状態となる。
お、トランスミツシヨンゲート24は、そのゲー
トに入力されるクロツクφ1が“1”のときオン
となり、“0”のときオフとなるものとする。こ
の回路で右シフトの場合、データはトランスミツ
シヨンゲート24および一方のクロツクドインバ
ータ21を通つて右へ転送される。このときクロ
ツクφLは“0”としておくことにより、他方の
クロツクドインバータ22の出力は高インピーダ
ンス状態となるため、転送するデータには影響を
与えない。一方、左シフトの場合、データは他方
のクロツクドインバータ22およびトランスミツ
シヨンゲート24を通つて左へ転送される。この
ときクロツクφRは“0”としておくことによ
り、一方のクロツクドインバータ21の出力は高
インピーダンス状態となる。
第3図にクロツクドインバータの具体的な回路
構成例を示す。すなわち、4つの電界効果トラン
ジスタ31,32,33,34と隣り合うトラン
ジスタの間でソースとドレインとを接続し、一方
端側のトランジスタ31のソースに電源VDDを接
続し、他方端側のトランジスタ34のドレインを
接地する。そして、トランジスタ32,33のゲ
ートを共通接続して入力端子35に接続し、その
ソース・ドレイン共通接続点を出力端子36に接
続してなる。しかして、トランジスタ34のゲー
トに印加されるクロツクφが“1”のとき、出力
端子36には入力端子35の反転信号が得られ、
クロツクφが0”のときは出力が高インピーダン
ス状態となる。またこのように構成される1ビツ
ト分の双方向シフトレジスタは、第2図において
クロツクドインバータ1個が4素子よりなるか
ら、全体で9素子であり、使用素子数が少なくて
済む。
構成例を示す。すなわち、4つの電界効果トラン
ジスタ31,32,33,34と隣り合うトラン
ジスタの間でソースとドレインとを接続し、一方
端側のトランジスタ31のソースに電源VDDを接
続し、他方端側のトランジスタ34のドレインを
接地する。そして、トランジスタ32,33のゲ
ートを共通接続して入力端子35に接続し、その
ソース・ドレイン共通接続点を出力端子36に接
続してなる。しかして、トランジスタ34のゲー
トに印加されるクロツクφが“1”のとき、出力
端子36には入力端子35の反転信号が得られ、
クロツクφが0”のときは出力が高インピーダン
ス状態となる。またこのように構成される1ビツ
ト分の双方向シフトレジスタは、第2図において
クロツクドインバータ1個が4素子よりなるか
ら、全体で9素子であり、使用素子数が少なくて
済む。
このように構成され動作する1ビツト分の双方
向シフトレジスタをカスケード接続することによ
り、任意ビツト数の双方向シフトレジスタが構成
できる。たとえば第4図に4ビツト分カスケード
接続した場合の回路例を示す。なお、第2図と同
一部分には同一符号を付して説明する。すなわ
ち、第2図に示す構成の1ビツト分のシフトレジ
スタを4ビツト分カスケード接続し、さらに左シ
フト時の入力端にトランスミツシヨンゲート41
を接続して構成される。そして、各クロツクドイ
ンバータ21,22のクロツクゲートにはアンド
ゲート回路42,43を介してクロツクφ2が印
加され、また各トランスミツシヨンゲート24の
ゲートにはクロツクφ1が印加され、さらにトラ
ンスミツシヨンゲート41のゲートにはアンド回
路44を介してクロツクφ1が印加されるように
構成されている。
向シフトレジスタをカスケード接続することによ
り、任意ビツト数の双方向シフトレジスタが構成
できる。たとえば第4図に4ビツト分カスケード
接続した場合の回路例を示す。なお、第2図と同
一部分には同一符号を付して説明する。すなわ
ち、第2図に示す構成の1ビツト分のシフトレジ
スタを4ビツト分カスケード接続し、さらに左シ
フト時の入力端にトランスミツシヨンゲート41
を接続して構成される。そして、各クロツクドイ
ンバータ21,22のクロツクゲートにはアンド
ゲート回路42,43を介してクロツクφ2が印
加され、また各トランスミツシヨンゲート24の
ゲートにはクロツクφ1が印加され、さらにトラ
ンスミツシヨンゲート41のゲートにはアンド回
路44を介してクロツクφ1が印加されるように
構成されている。
このように構成された双方向レジスタは第5図
に示す2相のクロツクφ1,φ2に同期したダイ
ナミツク動作となる。そして、アンド回路42に
印加される制御信号R(第5図参照)は右シフト
時に“1”となり、これによつて右シフト動作と
なり、またアンド回路43,44に印加される制
御信号L(第5図参照)は左シフト時に“1”と
なり、これによつて左シフト動作となる。したが
つて、第2図においてクロツクドインバータ2
1,22に入力されるクロツクφR,φLは、第4
図ではそれぞれR×φ2およびL×φ2(第5図
参照)という信号になつている。なお、トランス
ミツシヨンゲート41は左シフト時の入力信号を
クロツクφ1に同期させるために挿入されたもの
である。
に示す2相のクロツクφ1,φ2に同期したダイ
ナミツク動作となる。そして、アンド回路42に
印加される制御信号R(第5図参照)は右シフト
時に“1”となり、これによつて右シフト動作と
なり、またアンド回路43,44に印加される制
御信号L(第5図参照)は左シフト時に“1”と
なり、これによつて左シフト動作となる。したが
つて、第2図においてクロツクドインバータ2
1,22に入力されるクロツクφR,φLは、第4
図ではそれぞれR×φ2およびL×φ2(第5図
参照)という信号になつている。なお、トランス
ミツシヨンゲート41は左シフト時の入力信号を
クロツクφ1に同期させるために挿入されたもの
である。
すなわち、右シフトさせる場合は、アンド回路
42に第5図に示すクロツクφ2および制御信号
Rを印加することにより、アンド回路42の出力
には第5図に示すパルスR・φ2が得られ、この
パルスR・φ2が各クロツクドインバータ21,
21…に印加される。これにより、右シフトデー
タ入力端子45から入力されたデータはシフトレ
ジスタを順次転送され、右シフトデータ出力端子
46に転送入力が得られ、一方、左シフトさせる
場合は、アンド回路43,44に第5図に示すク
ロツクφ1,φ2および制御信号Lを印加するこ
とにより、アンド回路43の出力には第5図に示
すパルスL・φ2が得られ、このパルスL・φ2
が各クロツクドインバータ22,22,…に印加
される。これにより、左シフトデータ入力端子4
7から入力されたデータは上記の場合とは逆方向
に順次転送され、左シフトデータ出力端子48に
転送出力が得られる。
42に第5図に示すクロツクφ2および制御信号
Rを印加することにより、アンド回路42の出力
には第5図に示すパルスR・φ2が得られ、この
パルスR・φ2が各クロツクドインバータ21,
21…に印加される。これにより、右シフトデー
タ入力端子45から入力されたデータはシフトレ
ジスタを順次転送され、右シフトデータ出力端子
46に転送入力が得られ、一方、左シフトさせる
場合は、アンド回路43,44に第5図に示すク
ロツクφ1,φ2および制御信号Lを印加するこ
とにより、アンド回路43の出力には第5図に示
すパルスL・φ2が得られ、このパルスL・φ2
が各クロツクドインバータ22,22,…に印加
される。これにより、左シフトデータ入力端子4
7から入力されたデータは上記の場合とは逆方向
に順次転送され、左シフトデータ出力端子48に
転送出力が得られる。
このように構成された双方向シフトレジスタ
は、クロツクドインバータとトランスミツシヨン
ゲートとからなるきわめて簡単な回路構成で実現
できる。また、トランスミツシヨンゲートを右シ
フトおよび左シフトの両方に用いることができる
ので、素子数の低減を図ることができる。したが
つて、回路上での面積を著しく縮少することがで
きる。
は、クロツクドインバータとトランスミツシヨン
ゲートとからなるきわめて簡単な回路構成で実現
できる。また、トランスミツシヨンゲートを右シ
フトおよび左シフトの両方に用いることができる
ので、素子数の低減を図ることができる。したが
つて、回路上での面積を著しく縮少することがで
きる。
なお、前記実施例におけるトランスミツシヨン
ゲートはPチヤンネルMOS―FETとNチヤンネ
ルMOS―FETとからなるCMOS回路で構成して
もよい。また、クロツク同期論理回路はクロツク
ドインバータに限らず、他の回路であつても同様
に実施し得る。また、クロツクはφ1,φ2の2
相の場合を例にあげたが、一相クロツクφを用
い、φをφ1に、その反転をφ2に対応させて
用いても機能は変わらない。
ゲートはPチヤンネルMOS―FETとNチヤンネ
ルMOS―FETとからなるCMOS回路で構成して
もよい。また、クロツク同期論理回路はクロツク
ドインバータに限らず、他の回路であつても同様
に実施し得る。また、クロツクはφ1,φ2の2
相の場合を例にあげたが、一相クロツクφを用
い、φをφ1に、その反転をφ2に対応させて
用いても機能は変わらない。
以上詳述したように本発明によれば、2つのク
ロツク同期論理回路の一方の入力を他方の出力に
それぞれ接続し、その接続端の一方にトランスミ
ツシヨンゲートを接続して1ビツト分を構成する
ことにより、素子数の低減を図り、きわめて簡単
な回路で集積回路上での面積を縮少することがで
きる双方向シフトレジスタを提供できる。
ロツク同期論理回路の一方の入力を他方の出力に
それぞれ接続し、その接続端の一方にトランスミ
ツシヨンゲートを接続して1ビツト分を構成する
ことにより、素子数の低減を図り、きわめて簡単
な回路で集積回路上での面積を縮少することがで
きる双方向シフトレジスタを提供できる。
第1図は従来の双方向シフトレジスタの構成を
示す回路図、第2図ないし第5図は本発明の一実
施例を示すもので、第2図は1ビツト分の双方向
シフトレジスタの構成を示す回路図、第3図は第
2図におけるクロツクドインバータの具体的な回
路例を示す構成図、第4図は第2図のシフトレジ
スタを4ビツト分カスケード接続した場合の回路
構成図、第5図は第4図の動作を説明するための
タイミングチヤートである。 21,22…クロツクドインバータ(クロツク
同期論理回路)、24,41…トランスミツシヨ
ンゲート、42,43,44…アンド回路。
示す回路図、第2図ないし第5図は本発明の一実
施例を示すもので、第2図は1ビツト分の双方向
シフトレジスタの構成を示す回路図、第3図は第
2図におけるクロツクドインバータの具体的な回
路例を示す構成図、第4図は第2図のシフトレジ
スタを4ビツト分カスケード接続した場合の回路
構成図、第5図は第4図の動作を説明するための
タイミングチヤートである。 21,22…クロツクドインバータ(クロツク
同期論理回路)、24,41…トランスミツシヨ
ンゲート、42,43,44…アンド回路。
Claims (1)
- 【特許請求の範囲】 1 2つのクロツク同期論理回路の一方の入力を
他方の出力にそれぞれ接続し、その接続端の一方
にトランスミツシヨンゲートを接続してなること
を特徴とする双方向シフトレジスタ。 2 クロツク同期論理回路はクロツクドインバー
タである特許請求の範囲第1項記載の双方向シフ
トレジスタ。 3 トランスミツシヨンゲートはCMOS回路で構
成したものである特許請求の範囲第1項記載の双
方向シフトレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55125758A JPS5750391A (en) | 1980-09-10 | 1980-09-10 | Two-way shift register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55125758A JPS5750391A (en) | 1980-09-10 | 1980-09-10 | Two-way shift register |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5750391A JPS5750391A (en) | 1982-03-24 |
JPS624799B2 true JPS624799B2 (ja) | 1987-01-31 |
Family
ID=14918082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55125758A Granted JPS5750391A (en) | 1980-09-10 | 1980-09-10 | Two-way shift register |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5750391A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01214993A (ja) * | 1988-02-23 | 1989-08-29 | Nissan Motor Co Ltd | データ記憶装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5315721A (en) * | 1976-07-28 | 1978-02-14 | Toshiba Corp | Two-way shift register |
JPS54835A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Two-way shift register |
JPS54143031A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Driving control system of shift register circuit |
-
1980
- 1980-09-10 JP JP55125758A patent/JPS5750391A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5315721A (en) * | 1976-07-28 | 1978-02-14 | Toshiba Corp | Two-way shift register |
JPS54835A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Two-way shift register |
JPS54143031A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Driving control system of shift register circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS5750391A (en) | 1982-03-24 |
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