JPS6245055A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS6245055A JPS6245055A JP18474685A JP18474685A JPS6245055A JP S6245055 A JPS6245055 A JP S6245055A JP 18474685 A JP18474685 A JP 18474685A JP 18474685 A JP18474685 A JP 18474685A JP S6245055 A JPS6245055 A JP S6245055A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- ceramic substrate
- electrode terminals
- metallized layer
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁基板上に集積回路ペレットやチップコン
デンサなどを搭載し、樹脂などで封止した混成集積回路
に関する。
デンサなどを搭載し、樹脂などで封止した混成集積回路
に関する。
従来、混成集積回路における外部回路と接続するための
電極端子としては、一般に、混成集積回路基板の縁辺に
引き出された引出し電極にリードを１個づつ手付けする
か、またはフレーム状のリードを手付けまたは機械によ
って取付け、その後、７レーム状のリードの余分の分を
切断除去する方法がとられている。
電極端子としては、一般に、混成集積回路基板の縁辺に
引き出された引出し電極にリードを１個づつ手付けする
か、またはフレーム状のリードを手付けまたは機械によ
って取付け、その後、７レーム状のリードの余分の分を
切断除去する方法がとられている。
すなわち、第３図（ａ）〜（ｄ）は従来のリード付けを
説明するための平面図（ａ） ＝ （ｂｌ ＠ （ｄ）
および側面図（ｃｌである。まず、第３図（ａ）のよう
に、基板１１上の一つの縁辺に、電極引出し用のパター
ン７．７゜・・・・・・が形成され、それぞれのパター
ン７の内端部ト半導体ペレット８とボンディングＮ９で
接続され、パターン７の外端部に、第３図（ｂ）の平面
図に示す、くシ形のリード１０が、第１図（ｄに示すよ
うに、先端はクリップ状になっていて、さし込まれる。
説明するための平面図（ａ） ＝ （ｂｌ ＠ （ｄ）
および側面図（ｃｌである。まず、第３図（ａ）のよう
に、基板１１上の一つの縁辺に、電極引出し用のパター
ン７．７゜・・・・・・が形成され、それぞれのパター
ン７の内端部ト半導体ペレット８とボンディングＮ９で
接続され、パターン７の外端部に、第３図（ｂ）の平面
図に示す、くシ形のリード１０が、第１図（ｄに示すよ
うに、先端はクリップ状になっていて、さし込まれる。
その後、さし込み接続部をハンダディップで接合し、つ
ぎに同図（ｄ）のように、樹脂５で封止し、リード１０
の共通接続部を切り離してリード付けが完成する。
ぎに同図（ｄ）のように、樹脂５で封止し、リード１０
の共通接続部を切り離してリード付けが完成する。
以上のような従来の方法では、くし形リードの構造、リ
ードのさし込み、ハンダディップ、リード切断の工程を
経て電極端子が造られる。すなわち、部品搭載ｌ警対し
て電極端子であるリードを後付けすること７゛形成され
るため、その分の作業コストがかかり、量産の点でも欠
点を有している。
ードのさし込み、ハンダディップ、リード切断の工程を
経て電極端子が造られる。すなわち、部品搭載ｌ警対し
て電極端子であるリードを後付けすること７゛形成され
るため、その分の作業コストがかかり、量産の点でも欠
点を有している。
これを解決するためには、製品本体の作り込みと同時に
電極端子を形成するような製品構造にすればよい。その
１つの方法として、第４図（ａ）に示すように、リード
フレーム１２を用い、それにベレット８のマウント及び
ボンディングなどの処置を構した後、同図（ｂ）のよう
にペレットを樹脂５で固め、その後同図（Ｃ）のように
、リードを切断し、結果的に電極端子と製品本体を同時
に造り込む方法がある。この方法は、すでにモールド型
のトランジスタやＩＣなどで実施されていて、ＬＳＩけ
じめ各種モノリシックＩＣではこの製造方法が主流とな
っている。しかしながら、ハイブリット型のＩＣでは、
基板に取り付ける部品点数も多くなり、おのずと基板が
大きくなり、この基板としてはセラミックなどのしっか
りした絶縁性基板を用いる必要がある。セラミック基板
をリードフレームにのせる場合、セラミック基板自体が
大きいため、セラミックの熱変形の影響が出やすく、フ
レームがひずむことになる。その他、ガラスエポキシな
どの材料が考えられるが、耐熱などの面で不利となるた
め使用されない。従来から、セラミック基板が使用され
ているのは、耐熱・強度・絶縁性の面で特にすぐれてい
るためであるが、以上の理由からこれを用いた場合はリ
ードフレーム化は困難である。
電極端子を形成するような製品構造にすればよい。その
１つの方法として、第４図（ａ）に示すように、リード
フレーム１２を用い、それにベレット８のマウント及び
ボンディングなどの処置を構した後、同図（ｂ）のよう
にペレットを樹脂５で固め、その後同図（Ｃ）のように
、リードを切断し、結果的に電極端子と製品本体を同時
に造り込む方法がある。この方法は、すでにモールド型
のトランジスタやＩＣなどで実施されていて、ＬＳＩけ
じめ各種モノリシックＩＣではこの製造方法が主流とな
っている。しかしながら、ハイブリット型のＩＣでは、
基板に取り付ける部品点数も多くなり、おのずと基板が
大きくなり、この基板としてはセラミックなどのしっか
りした絶縁性基板を用いる必要がある。セラミック基板
をリードフレームにのせる場合、セラミック基板自体が
大きいため、セラミックの熱変形の影響が出やすく、フ
レームがひずむことになる。その他、ガラスエポキシな
どの材料が考えられるが、耐熱などの面で不利となるた
め使用されない。従来から、セラミック基板が使用され
ているのは、耐熱・強度・絶縁性の面で特にすぐれてい
るためであるが、以上の理由からこれを用いた場合はリ
ードフレーム化は困難である。
上記問題点に対し、本発明では、集積回路ペレットやチ
ップコンデンサなどの所要の部品を搭載したセラミック
基板上の少くとも一縁辺を、前記部品を被覆する保護体
から蕗出させ、この露出部に外部接続端子として直接用
いられるメタライズ層を形成している。
ップコンデンサなどの所要の部品を搭載したセラミック
基板上の少くとも一縁辺を、前記部品を被覆する保護体
から蕗出させ、この露出部に外部接続端子として直接用
いられるメタライズ層を形成している。
グぎに本発明を実施例により説明する。
第１図（ａ） ｊ ｆｂ）は本発明の一実施例の製造工
程について説明するための平面図である。まず、第１図
（ａ）のように、セラミック基板ｌの上に、集積回路ペ
レットやチップコンデンサなどの部品をマウントするた
めのアイランド２と、それを結ぶ配線パターン３、さら
に一つの縁辺部に電極端子用のメタライズ層４が形成さ
れている。これらのアイランドおよび配線パターン数は
厚膜印刷や薄膜メタル形成法によって作られる。しかし
て、このようなセラミック基板１上の所定部に所要の集
積回路ペレットやチップコンデンサなどをマウントした
後、第１図（ｂ）に示すように、第１図（ａｌ内の点線
で囲んだ部分止樹脂５などで封止し、１個の製品が形造
られる。このとき、第１図（ｂ）内の電極端子用メタラ
イズ層４が外部電極端子として働くことになる。
程について説明するための平面図である。まず、第１図
（ａ）のように、セラミック基板ｌの上に、集積回路ペ
レットやチップコンデンサなどの部品をマウントするた
めのアイランド２と、それを結ぶ配線パターン３、さら
に一つの縁辺部に電極端子用のメタライズ層４が形成さ
れている。これらのアイランドおよび配線パターン数は
厚膜印刷や薄膜メタル形成法によって作られる。しかし
て、このようなセラミック基板１上の所定部に所要の集
積回路ペレットやチップコンデンサなどをマウントした
後、第１図（ｂ）に示すように、第１図（ａｌ内の点線
で囲んだ部分止樹脂５などで封止し、１個の製品が形造
られる。このとき、第１図（ｂ）内の電極端子用メタラ
イズ層４が外部電極端子として働くことになる。
本発明では、基板上の各パターンは１枚のマスクによっ
て同時に造られるから、基板上の電極引出しメタライズ
層を電極端子に用いれば、製品本体と電極端子を同時に
造ることが可能となる。したがって、第３図に示すよう
な従来構造のＩＣでは、外部リード端子を基板に後付け
するのに対して、第１図に示すような本発明のＩＣでは
、電極端子形成の別工程が不要となり、作業コストがそ
の分低減出来、さらに、リードの加工などの面から、使
用するリードにかかる資材費も新構造のものでは不要と
なる。また、この場合の電子装含内での実装方法は、第
２図（ａ）の平面図および（ｂｌの側面図に示すように
、ソケット６のさし込み式となるが、そのコストを含め
ても、基板構造にした場合では１０チ程度のコストダウ
ンが可能となり、コストパフォーマンスの高い混成集積
回路が供給出来る。
て同時に造られるから、基板上の電極引出しメタライズ
層を電極端子に用いれば、製品本体と電極端子を同時に
造ることが可能となる。したがって、第３図に示すよう
な従来構造のＩＣでは、外部リード端子を基板に後付け
するのに対して、第１図に示すような本発明のＩＣでは
、電極端子形成の別工程が不要となり、作業コストがそ
の分低減出来、さらに、リードの加工などの面から、使
用するリードにかかる資材費も新構造のものでは不要と
なる。また、この場合の電子装含内での実装方法は、第
２図（ａ）の平面図および（ｂｌの側面図に示すように
、ソケット６のさし込み式となるが、そのコストを含め
ても、基板構造にした場合では１０チ程度のコストダウ
ンが可能となり、コストパフォーマンスの高い混成集積
回路が供給出来る。
第１図（ａ） 、 （ｂ）は本発明の一実施例を製造工
程によシ説明するための平面図、第２図（ａ） 、 （
ｂ）はそれぞれ本発明の混成集積回路の実施例を示す平
面図と側面図、第３図（ａ）〜（ｄｌは従来の半導体装
置のリード付は組立を説明するための平面図（ａ） 、
（ｂ） 、 （ｄ）および（１１１面図（Ｃ）、第４
図（ａ）〜（ｃ）は従来のリードフレームを用いた半導
体装置の封止工程を説明するための平面図である。 １．１１・・・・・・セラミック基板、２・・・・・・
アイランド、３・・・・・・配線パターン、４・・・・
・−電極端子用メタライズ層、５・・・・・・封止樹脂
、６・・・・・・ソケット、７・・・・・・電極引出し
端子、８・・・・・・半導体ベレット、９・・・・・・
ボンディング線、１０・・・・・・くし形リード、１２
・・・・・・リードフレーム。 代理人 弁理士 内 原 晋″−゛名？号） Ｉ
Ｎり （ａ） （
ｂ）鵠Ｚｔ２７
程によシ説明するための平面図、第２図（ａ） 、 （
ｂ）はそれぞれ本発明の混成集積回路の実施例を示す平
面図と側面図、第３図（ａ）〜（ｄｌは従来の半導体装
置のリード付は組立を説明するための平面図（ａ） 、
（ｂ） 、 （ｄ）および（１１１面図（Ｃ）、第４
図（ａ）〜（ｃ）は従来のリードフレームを用いた半導
体装置の封止工程を説明するための平面図である。 １．１１・・・・・・セラミック基板、２・・・・・・
アイランド、３・・・・・・配線パターン、４・・・・
・−電極端子用メタライズ層、５・・・・・・封止樹脂
、６・・・・・・ソケット、７・・・・・・電極引出し
端子、８・・・・・・半導体ベレット、９・・・・・・
ボンディング線、１０・・・・・・くし形リード、１２
・・・・・・リードフレーム。 代理人 弁理士 内 原 晋″−゛名？号） Ｉ
Ｎり （ａ） （
ｂ）鵠Ｚｔ２７
Claims (1)
- セラミック基板に集積回路ペレットやチップコンデン
サなどが搭載され、樹脂などで被覆されてなる混成集積
回路において、前記セラミック基板面の少くとも一つの
縁辺部が前記保護樹脂から露出され、この露出部分に、
直接外部接続端子として用いられる複数のメタライズ層
が形成されていることを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18474685A JPS6245055A (ja) | 1985-08-21 | 1985-08-21 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18474685A JPS6245055A (ja) | 1985-08-21 | 1985-08-21 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245055A true JPS6245055A (ja) | 1987-02-27 |
Family
ID=16158616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18474685A Pending JPS6245055A (ja) | 1985-08-21 | 1985-08-21 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245055A (ja) |
-
1985
- 1985-08-21 JP JP18474685A patent/JPS6245055A/ja active Pending
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